ACAP Xilinx
Formations sur les ACAP Versal™ Xilinx
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| ACAP_ARC | Concevoir avec l'ACAP de Versal : architecture et méthodologie et NoC NOUVEAU | 4j | 4000 € | |||
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DescriptionCe cours vous permet de connaître l'architecture et la méthodologie de conception de Versal™ ACAP, il illustre aussi comment le NoC est utilisé pour déplacer efficacement les données au sein du dispositif. En lire plus |
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Formation |
Durée |
Prix HT |
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| ACAP_AIE | Concevoir avec Versal™ AI Engine NOUVEAU | 4j | 4000 € | |||
Détail |
DescriptionCe cours décrit l'architecture du moteur AI Versal™, comment programmer les moteurs AI (programmation à un seul noyau et programmation à plusieurs noyaux à l'aide de graphiques de flux de données), le flux de conception du système et les interfaces qui peuvent être utilisées pour les mouvements de données dans le moteur d'AI Versal™. Il démontre également comment utiliser les caractéristiques intrinsèques avancées du MAC, la bibliothèque du moteur IA pour un développement plus rapide et les fonctionnalités avancées dans la mise en œuvre de graphiques de flux de données statiques, comme l'utilisation de flux, de flux en cascade, de contraintes d'emplacement de la mémoire tampon, de paramétrage d'exécution et d'API pour mettre à jour et/ou lire les paramètres d'exécution. En lire plus |
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Vitis Xilinx
Formations sur la Plate-forme logicielle unifiée de Vitis
Référence |
Formation |
Durée |
Prix HT |
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| E_VITIS | Atelier pour migrer vers l'IDE de développement de logiciels embarqués de Vitis NOUVEAU | 1j | 900 € | |||
Détail |
DescriptionCet atelier présente les outils et les techniques nécessaires à la conception et au développement de logiciels à l'aide de la plate-forme logicielle unifiée Vitis™. L'accent est mis sur ce cours : Révision des bases de l'utilisation de la plate-forme Vitis Migration des projets SDK existants vers la plateforme Vitis Développer des applications logicielles en utilisant la plate-forme Vitis En lire plus |
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Formation |
Durée |
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| AI_ACCEL | Accélération des applications avec l'environnement logiciel unifié Vitis NOUVEAU | 2j | 2000 € | |||
Détail |
DescriptionCe cours apprend à développer, déboguer et profiler des applications C/C++ et RTL nouvelles ou existantes dans l'environnement logiciel unifié Vitis™ ciblant à la fois les centres de données (DC) et les applications embarquées. Apprenez également à exécuter des conceptions sur la carte accélératrice Xilinx Alveo™ en utilisant Nimbix Cloud. En lire plus |
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Référence |
Formation |
Durée |
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| D_HLS | Vitis™ High Level Synthesis | 2j | 1800 € | |||
Détail |
DescriptionCe cours fournit une introduction approfondie à l'outil de synthèse de haut niveau (HLS) Vitis™. En lire plus |
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SoC & MPSoC Xilinx
Formations sur les SoC Zynq-7000® et MPSoC Zynq® UltraScale+™ et les outils de développement
Référence |
Formation |
Durée |
Prix HT |
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| E_ZAHS | L'essentiel de la conception embarquée pour les composants Xilinx Zynq™-7000 et Zynq MPSoC NOUVEAU | 4j | 3200 € | |||
Détail |
DescriptionCette formation s'adresse à ceux qui débute une conception embarqué à base de Zynq™-7000 ou de Zynq UltraScale+™ MPSoC ou même de MicroBlaze™. L'Architecture Système, la Conception Matérielle et Logicielle, ainsi que l'utilisation des outils sont abordés à travers théorie et exercices sur carte ZedBoard ou ZCU104 au choix. En lire plus |
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| E_ZADV | Zynq-7000™ : Conception Avancée de Systèmes Embarqués NOUVEAU | 2j | 1800 € | |||
Détail |
DescriptionCette formation adresse les concepts les plus avancées utilisés lors d'une conception matériel d'un SoC à base de Zynq™-7000 (debug AXI, AXI-Streaming, Contrôleurs mémoire, DMA et boot du composant). Cette formation s'adresse à ceux qui ont déja une expérience de l'architecture et de développement matériel et logiciel sur Zynq-7000 et qui souhaitent confirmer et approfondir leurs connaissances. En lire plus |
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Référence |
Formation |
Durée |
Prix HT |
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| E_ZUPSA | Zynq UltraScale+™ MPSoC : Architecture Système | 2j | 2000 € | |||
Détail |
DescriptionFormation sur l'architecture des composants Zynq UltraScale+™ de Xilinx qui embarque un dual/quad ARM® Cortex™-A53MP et un dual ARM® Cortex™-R5MP. En lire plus |
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| E_ZUPSW | Zynq UltraScale+™ MPSoC : Conception Matérielle et Logicielle | 2j | 2000 € | |||
Détail |
DescriptionFormation sur la conception matérielle et logicielle des composants Zynq UltraScale+™ de Xilinx qui embarque un dual/quad ARM® Cortex™-A53MP et un dual ARM® Cortex™-R5MP. En lire plus |
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Formation |
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Prix HT |
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| E_PLNX | Conception Logicielle de systèmes embarqués avec l'outil Xilinx™ Petalinux | 2j | 2000 € | |||
Détail |
DescriptionFormation sur la distribution linux embarqué de Xilinx™ (Petalinux) En lire plus |
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FPGA Xilinx
Formations sur les FPGA Xilinx et la suite Vivado
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Formation |
Durée |
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| F_VBASE | Conception de FPGA à l'aide de Vivado Design Suite NOUVEAU | 4j | 3200 € | |||
Détail |
DescriptionPour ceux qui ne sont pas initiés à la conception FPGA, ce cours contribue à la conception d'un design FPGA, qui comprend la création d'un projet Vivado Design Suite avec des fichiers sources, la simulation de la conception, l'exécution d'affectations de broches, l'application de contraintes de timing de base, la synthèse, la mise en œuvre et le débogage de la conception. En lire plus |
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| F_STAXDC | Analyse statique de timing (STA) Contraintes de Design Xilinx (XDC) et Utilisation Avancée de Vivado NOUVEAU | 4j | 3200 € | |||
Détail |
DescriptionFormation sur les contraintes de timing au format XDC (SDC), l'analyse statique de timing, les bonnes pratiques de conception d'un FPGA Xilinx (UltraFast Design Methodology) et l'utilisation avancée de la suite Vivado™ En lire plus |
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| F_PR | Reconfiguration Partielle NOUVEAU | 2j | 2000 € | |||
Détail |
DescriptionComprendre comment générer et assembler des partitions reconfigurables afin de pouvoir (re)configurer partiellement et dynamiquement un FPGA Xilinx™ En lire plus |
Dates
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Référence |
Formation |
Durée |
Prix HT |
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| F_US | Conception avec les familles Xilinx™ UltraScale et UltraScale+ NOUVEAU | 2j | 2000 € | |||
Détail |
DescriptionComprendre l'architecture des FPGAs Xilinx™ Ultrascale et UltraScale+ afin d'utiliser efficacement les ressources En lire plus |
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| F_7SERIE | Conception avec les familles Xilinx™ Série-7 | 2j | 2000 € | |||
Détail |
DescriptionApprendre à utiliser efficacement l’architecture des FPGAs Xilinx™ Serie-7 (Spartan-7, Artix-7, Kintex-7, Virtex-7) En lire plus |
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Traitement du Signal sur RFSoC et FPGA
Formations sur le développement d'application de type Traitement Numérique du Signal sur RFSoC et FPGA
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Formation |
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| C_RFSOC | Concevoir avec le Zynq UltraScale+ RFSoC NOUVEAU | 3j | ||||
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DescriptionCe cours donne un aperçu des capacités de bloc dur pour la famille Zynq® UltraScale+™ RFSoC avec un accent particulier sur les blocs RF Data Converter et Soft-Decision FEC. En lire plus |
DatesSur demande |
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| D_ESS | Techniques d’Implémentation de fonctions DSP pour FPGA Xilinx™ | 2j | 1800 € | |||
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DescriptionCette formation permet de bien comprendre les ressources des FPGAs Xilinx™ pour l’implémentation des algorithmes de traitement numérique du signal. En lire plus |
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Connectivité
Formations sur la connectivité des FPGA
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| C_TRX | Conception avec les Transceivers séries Xilinx NOUVEAU | 2j | 1800 € | |||
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DescriptionDans ce cours de deux jours, vous apprendrez à utiliser des transceivers série dans votre série 7, UltraScale ™, UltraScale + ™ FPGA ou Zynq® UltraScale + MPSoC. Vous identifiez et utilisez les caractéristiques des blocs d'émetteurs-récepteurs série, tels que l'encodage 8B / 10B et 64B / 66B, le chnnel bonding, la correction de l'horloge et la détection des comma. En lire plus |
DatesS'inscrire |
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Formation |
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Prix HT |
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| C_PCIE | Conception d'un système intégré PCI Express NOUVEAU | 2j | 2000 € | |||
Détail |
DescriptionCette formation explique la mise en œuvre matérielle du core PCI-e de Xilinx™ En lire plus |
Dates
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| 003368A | Le bus Ethernet NOUVEAU | 2j | ||||
Détail |
DescriptionToute la vulgarisation nécessaire à la compréhension d'un réseau Ethernet En lire plus |
DatesSur demande |
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| 003367A | Ethernet & Switching | 4j | ||||
Détail |
Descriptionanalyse de la spécification Ethernet avec le modèle OSI comme fil rouge En lire plus |
DatesSur demande |
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Langages HDL
Formations sur les langages de description matérielle
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| L_VHDL | Synthèse logique et simulation VHDL pour Conception de FPGA Xilinx™ NOUVEAU | 5j | 2700 € | |||
Détail |
DescriptionFormation sur l'architecture générale des FPGAs Xilinx, le langage VHDL pour la synthèse et la simulation d'un FPGA Xilinx et les méthodologies de base (asynchronisme, IP Catalog, contraintes basiques - timing, IOs -, analyse statique de timing) En lire plus |
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Formation |
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Prix HT |
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| L_VV_UP | Mise à jour VHDL vers Verilog et Verilog vers VHDL NOUVEAU | 2j | 1800 € | |||
Détail |
DescriptionCette formation s'adresse à ceux qui maîtrisent l'un des deux langages de synthèse RTL (VHDL ou Verilog) et qui souhaitent comprendre et/ou utiliser l'autre langage (VHDL ou Verilog) dans leurs développements. En lire plus |
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