ACAP Xilinx
Formations sur les ACAP Versal™ Xilinx
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Prix HT |
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| A_START | Atelier : Démarrer avec la plate-forme Xilinx Versal ACAP (Langue Francaise) 9h - 17h CET NOUVEAU | 1j | 500 € | |||
Détail |
DescriptionAtelier en ligne en direct En lire plus |
Dates
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Référence |
Formation |
Durée |
Prix HT |
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| ACAP_ARC | Concevoir avec l'ACAP de Versal : architecture et méthodologie et NoC NOUVEAU | 4j | 4000 € | |||
Détail |
DescriptionConnaître l'architecture et la méthodologie de conception de Versal® ACAP. En lire plus |
Dates
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Référence |
Formation |
Durée |
Prix HT |
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| ACAP_AIE | Concevoir avec Versal® AI Engine NOUVEAU | 4j | 4000 € | |||
Détail |
DescriptionProgrammer les moteurs AI, connaitre le flux de conception du système et les interfaces qui peuvent être utilisées pour les mouvements de données. En lire plus |
Dates
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Vitis Xilinx
Formations sur la Plate-forme logicielle unifiée de Vitis
Référence |
Formation |
Durée |
Prix HT |
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| E_VITIS | Atelier : Démarrer avec l'outil Vitis (Langue Francaise) 9h - 17h CET | 1j | 1000 € | |||
Détail |
DescriptionAtelier en ligne en direct En lire plus |
Dates
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Référence |
Formation |
Durée |
Prix HT |
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| AI_ACCEL | Accélération des applications avec l'environnement logiciel unifié Vitis | 3j | 2700 € | |||
Détail |
DescriptionDévelopper, déboguer et profiler des applications C/C++ et RTL nouvelles ou existantes dans l'environnement logiciel unifié Vitis™ ciblant à la fois les centres de données (DC) et les applications embarquées. En lire plus |
Dates
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Référence |
Formation |
Durée |
Prix HT |
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| D_HLS | Vitis™ High Level Synthesis | 2j | 2000 € | |||
Détail |
DescriptionAméliorer la productivité à l'aide de l'outil Vitis™ HLS En lire plus |
Dates
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SoC & MPSoC Xilinx
Formations sur les SoC Zynq-7000® et MPSoC Zynq® UltraScale+™ et les outils de développement
Référence |
Formation |
Durée |
Prix HT |
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| E_ZAHS | L'essentiel de la conception embarquée pour les composants Xilinx Zynq™-7000 et Zynq MPSoC NOUVEAU | 4j | 3400 € | |||
Détail |
DescriptionApprendre l'architecture système, la conception matérielle et logicielle des composants Zynq™-7000 et Zynq MPSoC, ainsi que l'utilisation des outils à travers théorie et exercices sur carte ZedBoard ou ZCU104 au choix. En lire plus |
Dates
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Référence |
Formation |
Durée |
Prix HT |
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| E_ZUPAHS | Zynq UltraScale+™ MPSoC : Architecture Système, Conception Matérielle et Logicielle NOUVEAU | 4j | 3400 € | |||
Détail |
DescriptionConnaitre l'architecture, la conception matérielle et logicielle des composants Zynq UltraScale+™ de Xilinx. En lire plus |
Dates
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Référence |
Formation |
Durée |
Prix HT |
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| E_PLNX | Conception Logicielle de systèmes embarqués avec l'outil Xilinx™ Petalinux | 3j | 2700 € | |||
Détail |
DescriptionApprendre à utiliser l'outil PetaLinux afin de créer une distribution Linux embarquée En lire plus |
Dates
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FPGA Xilinx
Formations sur les FPGA Xilinx et la suite Vivado
Référence |
Formation |
Durée |
Prix HT |
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| F_VBASE | Conception de FPGA à l'aide de Vivado Design Suite | 4j | 3400 € | |||
Détail |
DescriptionConcevoir un design FPGA, qui comprend la création d'un projet Vivado Design Suite avec des fichiers sources, la simulation de la conception, l'exécution d'affectations de broches, l'application de contraintes de timing de base, la synthèse, la mise en œuvre et le débogage de la conception. En lire plus |
Dates
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| F_STAXDC | Analyse statique de timing (STA) Contraintes de Design Xilinx (XDC) et Utilisation Avancée de Vivado | 4j | 3400 € | |||
Détail |
DescriptionComprendre les contraintes de timing au format XDC, l'analyse statique de timing, les bonnes pratiques de conception d'un FPGA Xilinx, les techniques avancées de débogage et l'utilisation avancée de la suite Vivado™ En lire plus |
Dates
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| F_DFX | Conception avec Dynamic Function eXchange (DFX) à l'aide de la Vivado Design Suite NOUVEAU | 3j | 2700 € | |||
Détail |
DescriptionComprendre comment générer et assembler des partitions reconfigurables afin de pouvoir (re)configurer partiellement et dynamiquement un composant Xilinx™ En lire plus |
Dates
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Référence |
Formation |
Durée |
Prix HT |
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| F_US | Conception avec les familles Xilinx™ UltraScale et UltraScale+ | 2j | 2000 € | |||
Détail |
DescriptionComprendre l'architecture des FPGAs Xilinx™ Ultrascale et UltraScale+ afin d'utiliser efficacement les ressources En lire plus |
Dates
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| F_7SERIE | Conception avec les familles Xilinx™ Série-7 | 2j | 2000 € | |||
Détail |
DescriptionApprendre à utiliser efficacement l’architecture des FPGAs Xilinx™ Serie-7 (Spartan-7, Artix-7, Kintex-7, Virtex-7) En lire plus |
DatesS'inscrire |
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Traitement du Signal sur RFSoC et FPGA
Formations sur le développement d'application de type Traitement Numérique du Signal sur RFSoC et FPGA
Référence |
Formation |
Durée |
Prix HT |
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| C_RFSOC | Concevoir avec le Zynq UltraScale+ RFSoC NOUVEAU | 3j | ||||
Détail |
DescriptionCe cours donne un aperçu des capacités de bloc dur pour la famille Zynq® UltraScale+™ RFSoC avec un accent particulier sur les blocs RF Data Converter et Soft-Decision FEC. En lire plus |
DatesSur demande |
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Formation |
Durée |
Prix HT |
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| D_ESS | Techniques d’Implémentation de fonctions DSP pour FPGA Xilinx™ | 2j | 2000 € | |||
Détail |
DescriptionComprendre et utiliser efficacement les ressources des FPGAs Xilinx™ pour l’implémentation des algorithmes de traitement numérique du signal. En lire plus |
Dates
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Connectivité
Formations sur la connectivité des FPGA
Référence |
Formation |
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Prix HT |
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| C_TRX | Conception avec les Transceivers séries Xilinx | 2j | 2000 € | |||
Détail |
DescriptionApprendre à utiliser des transceivers série dans votre UltraScale ™, UltraScale + ™ FPGA ou Zynq® UltraScale + MPSoC. En lire plus |
Dates
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Référence |
Formation |
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Prix HT |
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| C_PCIE | Conception d'un système intégré PCI Express | 2j | 2000 € | |||
Détail |
DescriptionComprendre la mise en œuvre matérielle du core PCI-e de Xilinx™ En lire plus |
DatesS'inscrire |
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Langages HDL
Formations sur les langages de description matérielle
Référence |
Formation |
Durée |
Prix HT |
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| L_VHDL | Synthèse logique et simulation VHDL pour Conception de FPGA Xilinx™ | 5j | 3000 € | |||
Détail |
DescriptionFormation sur l'architecture générale des FPGAs Xilinx, le langage VHDL pour la synthèse et la simulation d'un FPGA Xilinx et les méthodologies de base (asynchronisme, IP Catalog, contraintes basiques - timing, IOs -, analyse statique de timing) En lire plus |
Dates
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Référence |
Formation |
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Prix HT |
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| L_VV_UP | Mise à jour VHDL vers Verilog et Verilog vers VHDL | 2j | 2000 € | |||
Détail |
DescriptionComprendre et/ou utiliser l'autre langage (VHDL ou Verilog) dans leurs développements. En lire plus |
DatesS'inscrire |
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