FPGA Xilinx
Formations sur les FPGA Xilinx et la suite Vivado
Référence |
Formation |
Durée |
Prix HT |
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| F_VBASE | Conception de FPGA à l'aide de Vivado Design Suite NOUVEAU | 3j | 2200 € | |||
Détail |
DescriptionPour ceux qui ne sont pas initiés à la conception FPGA, ce cours contribue à la conception d'un design FPGA, qui comprend la création d'un projet Vivado Design Suite avec des fichiers sources, la simulation de la conception, l'exécution d'affectations de broches, l'application de contraintes de timing de base, la synthèse, la mise en œuvre et le débogage de la conception. En lire plus |
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| F_STAXDC | Analyse statique de timing (STA) Contraintes de Design Xilinx (XDC) et UltraFast Design Methodologie NOUVEAU | 3j | 2200 € | |||
Détail |
DescriptionFormation sur les contraintes de timing au format XDC (SDC), l'analyse statique de timing, et les bonnes pratiques de conception d'un FPGA Xilinx avec la suite Vivado™ En lire plus |
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| F_VADV | Utilisation Avancée de Vivado Design Suite NOUVEAU | 3j | 2200 € | |||
Détail |
DescriptionCe cours aborde les aspects les plus sophistiqués du Vivado® Design Suite et du matériel Xilinx, et vous permet d'utiliser les fonctionnalités avancées de Vivado Design Suite pour réaliser la conception. En lire plus |
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| F_PR | Reconfiguration Partielle | 2j | 1600 € | |||
Détail |
DescriptionComprendre comment générer et assembler des partitions reconfigurables afin de pouvoir (re)configurer partiellement et dynamiquement un FPGA Xilinx™ En lire plus |
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| F_VDES12 | Conception de FPGA à l'aide de Vivado Design Suite 1 & 2 | 4j | 2900 € | |||
Détail |
Description2 SUJETS en 1 FORMATION. Pour ceux qui ne sont pas initiés à la conception FPGA, ce cours contribue à la conception d'un design FPGA, qui comprend la création d'un projet Vivado Design Suite avec des fichiers sources, la simulation de la conception, l'exécution d'affectations de broches, l'application de contraintes de timing de base, la synthèse, la mise en œuvre et le débogage de la conception, comment construire un design FPGA efficace en utilisant des techniques de conception synchrones, en utilisant l'intégrateur Vivado® IP pour créer un sous-système, en utilisant des techniques de codage HDL appropriées pour améliorer les performances de conception et le débogage d'un design avec plusieurs domaines d'horloge. En lire plus |
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Référence |
Formation |
Durée |
Prix HT |
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| F_US | Conception avec les familles Xilinx™ UltraScale et UltraScale+ NOUVEAU | 2j | 1600 € | |||
Détail |
DescriptionComprendre l'architecture des FPGAs Xilinx™ Ultrascale et UltraScale+ afin d'utiliser efficacement les ressources En lire plus |
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| F_7SERIE | Conception avec les familles Xilinx™ Série-7 | 2j | 1600 € | |||
Détail |
DescriptionApprendre à utiliser efficacement l’architecture des FPGAs Xilinx™ Serie-7 (Spartan-7, Artix-7, Kintex-7, Virtex-7) En lire plus |
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| F_V6 | Conception avec la famille Virtex-6 | 2j | ||||
Détail |
DescriptionApprendre à utiliser efficacement l’architecture des FPGAs Xilinx™ Virtex®-6 En lire plus |
DatesSur demande |
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| F_S6 | Conception avec la famille Spartan-6 | 2j | ||||
Détail |
DescriptionApprendre à utiliser efficacement l’architecture des FPGAs Xilinx™ Spartan®-6 En lire plus |
DatesSur demande |
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Référence |
Formation |
Durée |
Prix HT |
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| F_V4ISEx | Vivado™ Design Suite, XDC avancé et analyse statique de timing pour utilisateurs ISE® (2 en 1) NOUVEAU | 4j | 2900 € | |||
Détail |
Description2 SUJETS en 1 FORMATION. Formation à la suite Vivado™, XDC avancé et analyse statique de timing pour les personnes désirant une mise à jour depuis la suite ISE® En lire plus |
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| F_V4ISE | Vivado™ Design Suite pour utilisateurs ISE® Project Navigator | 2j | 1600 € | |||
Détail |
DescriptionIntroduction à la suite Vivado™ pour les personnes désirant une mise à jour depuis la suite ISE® En lire plus |
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| F_VAXDC4 | Vivado™ Design Suite : XDC avancé et analyse statique de timing pour utilisateurs ISE® | 2j | 1600 € | |||
Détail |
DescriptionFormation sur la suite Vivado™ pour les personnes désirant une mise à jour depuis la suite ISE® et PlanAhead™. Une première connaissance de l'outil Vivado™ est fortement recommandée. En lire plus |
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SoC & MPSoC Xilinx
Formations sur les SoC Zynq-7000® et MPSoC Zynq® UltraScale+™ et les outils de développement
Référence |
Formation |
Durée |
Prix HT |
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| E_ZAHS | L'essentiel de la conception embarquée pour les composants Xilinx NOUVEAU | 4j | 3200 € | |||
Détail |
DescriptionZynq™-7000 : Architecture Système, Conception Matérielle et Logicielle (3 en 1) En lire plus |
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| E_ZADV | Zynq™ : Conception Avancée de Systèmes Embarqués NOUVEAU | 2j | 1600 € | |||
Détail |
DescriptionCette formation adresse les concepts les plus avancées utilisés lors d'une conception matériel d'un SoC à base de Zynq™-7000 (debug AXI, AXI-Streaming, Contrôleurs mémoire, DMA et boot du composant) En lire plus |
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| E_ZSA | Zynq™ : Architecture Système | 2j | ||||
Détail |
DescriptionFormation sur l'architecture des composants Zynq™-7000 de Xilinx qui embarque un dual ARM® Cortex™-A9MP. En lire plus |
DatesSur demande |
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| E_HW | Zynq™ : Conception Matérielle de Systèmes Embarqués | 2j | ||||
Détail |
DescriptionFormation sur la conception matérielle des composants Zynq™-7000 avec l'outil Vivado™ IP integrator, création et integration d'IP custom En lire plus |
DatesSur demande |
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| E_SW | Zynq™ : Conception Logicielle de Systèmes Embarqués | 2j | ||||
Détail |
DescriptionFormation sur la conception logicielle des composants Zynq™-7000 avec l'outil Xilinx SDK en incluant la création et intégration de driver custom, la gestion des interruptions, le debug logiciel, le profilage d'application, et gestion mémoire En lire plus |
DatesSur demande |
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Référence |
Formation |
Durée |
Prix HT |
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| E_ZUPSA | Zynq UltraScale+™ MPSoC : Architecture Système | 2j | 2000 € | |||
Détail |
DescriptionFormation sur l'architecture des composants Zynq UltraScale+™ de Xilinx qui embarque un dual/quad ARM® Cortex™-A53MP et un dual ARM® Cortex™-R5MP. En lire plus |
DatesS'inscrire |
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| E_ZUPSW | Zynq UltraScale+™ MPSoC : Conception Matérielle et Logicielle | 2j | 2000 € | |||
Détail |
DescriptionFormation sur la conception matérielle et logicielle des composants Zynq UltraScale+™ de Xilinx qui embarque un dual/quad ARM® Cortex™-A53MP et un dual ARM® Cortex™-R5MP. En lire plus |
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Référence |
Formation |
Durée |
Prix HT |
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| SDSoC™ | |||||||
| E_SDSOCx | Environnement et méthodologie de développement SDSoC et cours avancé (2 en 1) NOUVEAU | 3j | 2500 € | ||||
Détail |
DescriptionFormation sur l'outil Xilinx™ SDSoC afin de créer un système accéléré par des fonctions exécutées matériellement, à utiliser des techniques d'optimisation de l'environnement de développement SDSoC ™ pour créer des systèmes à haute performance et accélérés. En lire plus |
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| E_SDSOC | Environnement et méthodologie de développement SDSoC | 1j | 1200 € | ||||
Détail |
DescriptionFormation sur l'outil Xilinx™ SDSoC afin de créer un système accéléré par des fonctions exécutées matériellement En lire plus |
DatesS'inscrire |
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| E_ADVSDS | Environnement et méthodologie avancées de développement SDSoC | 2j | 2000 € | ||||
Détail |
DescriptionCe cours est structuré pour aider les concepteurs à utiliser des techniques d'optimisation de l'environnement de développement SDSoC ™ pour créer des systèmes à haute performance et accélérés. En lire plus |
DatesS'inscrire |
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| Vivado™ HLx | |||||||
| D_HLS | Vivado™ High Level Synthesis | 2j | 1600 € | ||||
Détail |
DescriptionFormation sur l'outil de synthèse C to RTL Xilinx™ En lire plus |
DatesS'inscrire |
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| PetaLinux™ | |||||||
| E_PLNX | Conception Logicielle de systèmes embarqués avec l'outil Xilinx™ Petalinux | 2j | |||||
Détail |
DescriptionFormation sur la distribution linux embarqué de Xilinx™ (Petalinux) En lire plus |
DatesSur demande |
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Connectivité
Formations sur la connectivité des FPGA
Référence |
Formation |
Durée |
Prix HT |
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| C_TRX | Conception avec les Transceivers séries Xilinx NOUVEAU | 2j | 1600 € | |||
Détail |
DescriptionDans ce cours de deux jours, vous apprendrez à utiliser des transceivers série dans votre série 7, UltraScale ™, UltraScale + ™ FPGA ou Zynq® UltraScale + MPSoC. Vous identifiez et utilisez les caractéristiques des blocs d'émetteurs-récepteurs série, tels que l'encodage 8B / 10B et 64B / 66B, le chnnel bonding, la correction de l'horloge et la détection des comma. En lire plus |
DatesS'inscrire |
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| C_MGTUS | Conception avec les Transceivers des FPGA UltraScale | 2j | ||||
Détail |
DescriptionDécouvrez comment utiliser des émetteurs-récepteurs série dans votre conception FPGA UltraScale™. Comprendre et utiliser les caractéristiques des blocs d'émetteurs-récepteurs série, tels que l'encodage 8B / 10B et 64B / 66B, le channel bonding, la correction de l'horloge et la détection des commas. En lire plus |
DatesSur demande |
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| C_MGT | Conception avec les I/O Multi-Gigabit Séries | 3j | ||||
Détail |
DescriptionDécouvrez comment utiliser des émetteurs-récepteurs série dans votre conception FPGA de séries 7. Comprendre et utiliser les caractéristiques des blocs d'émetteurs-récepteurs série, tels que l'encodage 8B / 10B et 64B / 66B, le channel bonding, la correction de l'horloge et la détection des commas. En lire plus |
DatesSur demande |
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Référence |
Formation |
Durée |
Prix HT |
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| C_PCIE | Conception d'un système Logicore PCI-Express | 2j | ||||
Détail |
DescriptionCette formation explique la mise en œuvre matérielle du core PCI-e de Xilinx™ En lire plus |
DatesSur demande |
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Référence |
Formation |
Durée |
Prix HT |
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| 003368A | Le bus Ethernet NOUVEAU | 2j | ||||
Détail |
DescriptionToute la vulgarisation nécessaire à la compréhension d'un réseau Ethernet En lire plus |
DatesSur demande |
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| 003367A | Ethernet & Switching | 4j | ||||
Détail |
Descriptionanalyse de la spécification Ethernet avec le modèle OSI comme fil rouge En lire plus |
DatesSur demande |
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Traitement du Signal sur FPGA
Formations sur le développement d'application de type Traitement Numérique du Signal
Référence |
Formation |
Durée |
Prix HT |
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| D_ESS | Techniques d’Implémentation de fonctions DSP pour FPGA Xilinx™ | 2j | ||||
Détail |
DescriptionCette formation permet de bien comprendre les ressources des FPGAs Xilinx™ pour l’implémentation des algorithmes de traitement numérique du signal. En lire plus |
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Langages HDL
Formations sur les langages de description matérielle
Référence |
Formation |
Durée |
Prix HT |
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| L_VHDL | Synthèse logique et simulation VHDL pour Conception de FPGA Xilinx™ NOUVEAU | 5j | 2500 € | |||
Détail |
DescriptionFormation sur l'architecture générale des FPGAs Xilinx, le langage VHDL pour la synthèse et la simulation d'un FPGA Xilinx et les méthodologies de base (asynchronisme, IP Catalog, contraintes basiques - timing, IOs -, analyse statique de timing) En lire plus |
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