Conception de FPGA à l'aide de Vivado Design Suite

(ref.F_VBASE)

4 jours - 28 heures

Objectifs

  • Après avoir terminé cette formation complète, vous aurez les compétences nécessaires pour:
    • Utiliser l'Assistant Nouveau projet pour créer un nouveau projet Vivado IDE
    • Décrire les flux de conception pris en charge de Vivado IDE
    • Générer un rapport DRC pour détecter et résoudre les problèmes de conception au début du flux
    • Utiliser la mise en page Vivado IDE I / O Planning pour effectuer les affectations des broches
    • Synthétiser et mettre en œuvre la conception HDL
    • Appliquer des contraintes de synchronisation d'horloge et d'E / S et effectuer une analyse de synchronisation
    • Utiliser les vues schématique et hiérarchique pour analyser et sondage croisé d'un design
    • Décrire et utiliser les ressources de l'horloge dans un design
    • Utiliser l'intégrateur Vivado IP pour créer un modèle de bloc
    • Créer votre propre IP et l'ajouter au catalogue Vivado IP pour réutiliser
    • Décrire comment un FPGA est configuré
    • Utiliser l'analyseur Logique Vivado et les flux de débogage pour déboguer un design
    • Déboguer une conception avec plusieurs domaines d'horloge à l'aide de plusieurs noyaux de débogage à l'aide de l'analyseur logique Vivado

Partenaires

xilinx atp

Prérequis

  • Connaissance de base du langage VHDL ou Verilog
  • Connaissance de la conception numérique

Configurations

  • Configuration logicielle :
    • Vivado Design Suite 2019.1
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • OS Linux 64-bits (Windows 10 compatible)
    • Minimum 16Go de mémoire vive
    • Résolution d'affichage recommandée 1920x1080

Contenu

Introduction à Vivado Design Flows

Introduction à l'architecture FPGA, 3D IC, SoC

Méthodologie UltraFast Design: Planning

Vivado Design Suite I / O Pin Planning

Mode de projet Vivado Design Suite

Scripting dans Vivado Design Suite Project Mode

Méthodologie UltraFast Design: Création et analyse de conception

HDL Coding Techniques

Inference

Simulation

Synthèse et Implémentation

Introduction à Vivado Reports

Vivado IP Flow

Création et emballage IP personnalisé

Utilisation d'un conteneur IP

Conception avec IP Integrator

Analyse et optimisation de puissance à l'aide de Vivado Design Suite

Baselining

Rédacteur des contraintes de temps

Rapport de synthèse sur le timing

Ressources d'horloges

Introduction aux contraintes horloges

Horloges générées

Rapport sur les réseaux d'horloges

Contraintes du groupe d'horloge

Rapport sur l'interaction entre les horloges

Analyse des délais de setup et de hold

Ressources logiques E/S

Contraintes d'entrées/sorties et horloges virtuelles

L'assistant sur les contraintes de temps

Introduction aux exceptions de timings

Techniques de conception synchrone

Circuits de synchronisation

Priorités des contraintes de timing

Introduction à la configuration FPGA

Processus de configuration

Modes de configuration

Chaînes et gangs en configuration

Sécurité des bitstreams

Introduction à Vivado Logic Analyzer

Introduction au déclenchement

Cores de débogage

HDL Instanciation Debug Probing Flow

Netlist Insertion Debug Probing Flow

Flux de débogage dans la conception d'un bloc d'intégration IP

Systèmes de contrôle des révisions dans la conception du Vivado

Moyens Pedagogiques

  • Formation en classe :
    • Présentiel
    • Présentation par vidéo projecteur
    • Fourniture de matériel de cours en format PDF
  • Formation virtuelle :
    • Formation en ligne
    • Présentation par Webex
    • Fourniture de matériel de cours en format PDF

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL/Verilog – Design RTL
    • Expert SoC & MPSoC XILINX – Langage C/C++ – Design Systèmes
    • Expert DSP & RFSoC XILINX – HLS - Matlab - Design DSP RF
    • Expert ACAP XILINX – Engins AI – Architecte Système Hétérogènes

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique