MVD TRAINING

Logo du site MVD Training

Centre de Formation Agrée AMD Xilinx

Expert Technologie AMD Xilinx

fr eng
  • Accueil
  • Formation
    • Présentation
    • ACAP Xilinx
      • Versal® Architecture & NOC
      • Versal® AI Engine
    • Vitis Xilinx
      • Accélération des applications avec Vitis
      • Synthèse de haut niveau avec l'outil Vitis HLS
    • SoC & MPSoC Xilinx
      • SoC Zynq-7000®
      • MPSoC Zynq® UltraScale+™
      • PetaLinux™
    • FPGA Xilinx
      • Vivado Design Suite
      • Approfondissement Architectures
    • Traitement du Signal sur RFSoC et FPGA
      • Concevoir avec le Zynq UltraScale+ RFSoC
      • Fonctions DSP
    • Connectivité
      • Transceivers Multi-Gigabit
      • PCI Express
    • Langages HDL
      • VHDL
      • Mise à jour VHDL vers Verilog et Verilog vers VHDL
  • Planning
  • Pré-Inscription
  • Qui Sommes-nous
    • Présentation
    • Contact
    • Conditions de vente
    • Livret Accueil

MVD Training

Consultez notre agenda de formations Demandez-nous une formation sur mesure

‹ ›

Prochaines formations

Calendrier des formations

+

ACAP Xilinx

ACAP Xilinx

ACAPs Versal

+
Vitis Xilinx

Vitis Xilinx

Plate-forme logicielle unifiée de Vitis

+
SoC Xilinx

SoC Xilinx

Zynq, Zynq MPSoC, HLx, PetaLinux

+
FPGA Xilinx

FPGA Xilinx

Ultrascale, Vivado, Série-7,...

+
DSP

RFSoC & DSP

Traitement du Signal sur RFSoC et FPGA

+
Connectivité

Connectivité

Liens Séries Multi-Gigabits, PCI-e

+
Langage HDL

Langage HDL

Langage de description matériel

+
  • Accueil
  • Qui Sommes-nous
  • Contact
  • CGV

MVD Training © 2021