Accélération des applications avec l'environnement logiciel unifié Vitis™

(ref.AI_ACCEL)

3 jours - 21 heures

Objectifs

  • Après avoir suivi cette formation, vous aurez les compétences nécessaires pour :
    • 1 - Expliquer comment l'environnement logiciel unifié de Vitis aide les développeurs de logiciels
    • 2 - Décrire comment l'architecture FPGA se prête au calcul parallèle, ainsi que les cartes ALVEO
    • 3 - Décrire le modèle d'exécution de Vitis (API OpenCL)
    • 4 - Établir le profil de la conception à l'aide de l'outil d'analyse Vitis
    • 5 - Créer des noyaux à partir de C, C++ ou RTL IP en utilisant l'assistant de création de noyaux RTL
    • 6 - Appliquer les techniques d'optimisation du code hôte et du noyau
    • 7 - Décrire les librairies existantes et créer une plateforme extensible

Prérequis

  • Connaissance de base de l'architecture FPGA AMD
  • A l'aise avec le langage de programmation C/C++
  • Flux de développement logiciel

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique
  • Toutes nos formations étant données à distance, sont accessibles aux personnes à mobilité réduite.
  • Notre partenaire AGEFIPH nous accompagne pour mettre en place les adaptations nécessaires liées à votre handicap.
              • agefiph

Notes

  • Date de version : 22/05/2023

Chapitres

Jour 1

Objectif 1

  • Introduction à la plate-forme logicielle unifiée de Vitis {Lecture}
  • Aperçu de l'outil Vitis IDE {Lecture, Labs}
  • Flux de la ligne de commande Vitis {Lecture, Labs}

Objectif 2

  • Introduction à l'accélération matérielle {Lecture}
  • Aperçu des cartes d'accélération des centres de données Alveo {Lecture}
  • Démarrer avec les cartes accélératrices des centres de données Alveo {Lecture}

Jour 2

Objectif 3

  • Modèle d'exécution de Vitis et XRT {Lecture, Labs}
  • Synchronisation {Lecture, Lab}
  • NDRanges {Lecture}

Objectif 4

  • Profilage {Lecture}
  • Débogage {Lecture}

Objectif 5

  • Introduction aux noyaux basés sur C/C++ {Lecture, Lab}

Jour 3

Objectif 5

  • Utilisation de l'assistant du noyau RTL pour réutiliser l'IP existante comme Accélérateurs {Lecture, Lab}

Objectif 6

  • Méthodologie d'optimisation {Lecture}
  • Optimisation du noyau basé sur C/C++ {Lecture}
  • Optimisation du code d'hôte {Lecture}
  • Optimiser les performances de la conception {Lecture, Lab}

Objectif 7

  • Bibliothèques accélérées Vitis {Lecture}
  • Création d'une plateforme d'accélération embarquée Vitis (Edge) {Lecture}

Moyens Pedagogiques

  • Formation Inter-entreprise en ligne:
    • Présentation par Webex de Cisco
              • Webex de Cisco
    • Fourniture de matériel de cours en format PDF
    • Travaux pratiques sur PC à distance par RealVNC
              • REALVNC

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Encadrement

  • Formateur agréé AMD : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA AMD – Langage VHDL/Verilog – Design RTL
    • Expert SoC & MPSoC AMD – Langage C/C++ – Design Systèmes
    • Expert DSP & RFSoC AMD – HLS - Matlab - Design DSP RF
    • Expert Versal AMD – Engins AI – Architecte Système Hétérogènes

PC Recommandé

  • Configuration logicielle :
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • OS Linux 64-bits
    • Minimum 16Go de mémoire vive
    • Résolution d'affichage recommandée 1920x1080

Partenaire

xilinx atp