Vivado™ Design Suite, XDC avancé et analyse statique de timing pour utilisateurs ISE® (2 en 1)

(ref.F_V4ISEx)

4 jours - 28 heures

Objectifs

  • Ce cours offre une formation à la suite Vivado™. Ce cours est destiné aux utilisateurs de la suite ISE® expérimentés qui veulent profiter pleinement de la suite Vivado™.
    • Utilisez le gestionnaire de projets pour démarrer un nouveau projet.
    • Comprendre le flow de conception Vivado™ (en mode projet et mode non projet).
    • Identifier les jeux de fichiers (HDL, XDC, simulation).
    • Analyser les designs en utilisant les capacités de cross-sélection, la vue schématique et la vue hiérarchique.
    • Synthétiser et implémenter du code HDL.
    • Analyser les rapports de synthèse et d’implémentation (taux d’utilisation, timing, consommation, etc)
    • Utilisez les commandes Tcl de génération de rapports (check_timing, report_clock_interaction, report_clock_networks et report_timing_summary)
    • Accéder aux objets principaux à partir de la base de données de conception et des listes de filtres d'objets utilisant des propriétés
    • Décrire la configuration et maintenez les contrôles et décrire les composants d'un rapport de chronométrage
    • Créer des contraintes de retard d'entrée et de sortie appropriées et décrire des rapports de synchronisation impliquant des chemins d'entrée et de sortie
    • Expliquer l'impact que les variations du processus de fabrication ont sur l'analyse du temps et décrire comment les informations d'analyse du temps min / max sont transmises dans un rapport de chronométrage
    • Décrire toutes les options disponibles avec les commandes report_timing et report_timing_summary
    • Décrire les contraintes de synchronisation requises pour limiter les interfaces synchrones système et source-synchrones
    • Analyser un rapport de chronométrage pour identifier comment centrer l'horloge dans l'œil de données
    • Créer des scripts pour les flux de conception de lots basés sur le projet et non liés au projet
    • Décrire la liste de contrôle de la méthodologie de conception UltraFast
    • Identifier les domaines clés pour optimiser votre conception afin de répondre à vos objectifs de conception et objectifs de performance
    • Définir un design correctement contraint
    • Optimiser le code HDL pour maximiser les ressources FPGA qui sont déduites et pour atteindre vos objectifs de performance
    • Construire un reset dans votre système pour une fiabilité et une vitesse de conception optimales
    • Construire un design plus fiable qui est moins vulnérable aux problèmes de métastabilité et nécessite moins de débogage de conception plus tard dans le cycle de développement
    • Identifier les techniques de fermeture de synchronisation à l'aide de Vivado Design Suite
    • Décrire comment les techniques de méthodologie de conception UltraFast fonctionnent efficacement grâce à des études de cas et à une expérience de laboratoire

Partenaires

xilinx atp

Prérequis

  • Connaissance intermédiaire en langage HDL et une certaine expérience avec la suite Xilinx ISE® et les FPGAs.
  • La connaissance des bases du langage TCL est un plus.

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Design ou System Edition 2017.1
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080

Contenu

Méthodologie UltraFast Design: Planning {Lecture}

Méthodologie UltraFast Design: Création et analyse de conception {Lecture}

HDL Coding Techniques {Lecture}

Réinitialisation {Lecture, Lab}

Enregistrement Duplication {Lecture}

Techniques de conception synchrone {Lecture}

Introduction à Vivado Design Suite {Lecture}

Introduction à Vivado Design Flows {Lecture}

Mode de projet Vivado Design Suite {Lectures, Lab}

Synthèse et mise en œuvre {Lecture, Lab}

Analyse de conception de base dans Vivado IDE {Lab}

Vivado Design Suite I / O Pin Planning {Lecture, Lab}

Vivado IP Flow {Lecture, Lab}

Conception avec IP Integrator {Lecture, lab}

Vivado Design Suite Non-Project Mode {Lecture}

Introduction à l'environnement Tcl {Lecture, Lab}

Analyse de conception utilisant les commandes Tcl {Lecture, lab}

Scripting dans Vivado Design Suite Project Mode {Lecture}

Scripting dans Vivado Design Suite Mode non-projet {Lecture}

Méthodologie UltraFast Design: Design Cercle {Lecture}

Méthodologie UltraFast Design: Techniques avancées {Lecture}

Assistant de contraintes de synchronisation {Lecture, lab}

Éditeur de contraintes de synchronisation {Lecture}

Introduction à Vivado Reports {Lecture, Démo}

Introduction aux contraintes de l'horloge {Lecture, lab, démo}

Report Clock Interaction {Lecture, Démo}

Report Clock Networks {Lecture, Démo}

Contraintes d'E / S et horloges virtuelles {Lecture, lab}

Résumé du calendrier {Lecture, démo}

Configuration et attente de l'analyse temporelle {Lecture}

Horloges générées {Lecture, Démo}

Contraintes du groupe d'horloge {Lecture, démo}

Introduction aux exceptions temporelles {Lecture, lab, démo}

Circuits de synchronisation {Lecture, lab, étude de cas}

Fiche technique du rapport {Lecture, démo}

Baselining {Lecture, Lab, Démo}

Pipelining {Lecture, Laboratoire}

Scénarios temporels d'E / S {Lecture}

Source-Synchronous I / O Timing {Lecture, Lab}

Temporisation d'E / S synchrone système {Lecture, démo}

Contraintes de synchronisation Priorité {Lecture}

Analyse de cas {Lecture}

Introduction à Floorplanning {Lecture}

Optimisation physique {Lecture, lab}

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique