Vivado™ Design Suite pour utilisateurs ISE® Project Navigator

(ref.F_V4ISE)

2 jours - 14 heures

Objectifs

  • Ce cours offre une formation d'introduction à la suite Vivado™. Ce cours est destiné aux utilisateurs de la suite ISE® expérimentés qui veulent profiter pleinement de la suite Vivado™.
    • Utilisez le gestionnaire de projets pour démarrer un nouveau projet.
    • Comprendre le flow de conception Vivado™ (en mode projet et mode non projet).
    • Identifier les jeux de fichiers (HDL, XDC, simulation).
    • Analyser les designs en utilisant les capacités de cross-sélection, la vue schématique et la vue hiérarchique.
    • Synthétiser et implémenter du code HDL.
    • Analyser les rapports de synthèse et d’implémentation (taux d’utilisation, timing, consommation, etc)
    • Utilisez les commandes Tcl de génération de rapports (check_timing, report_clock_interaction, report_clock_networks et report_timing_summary)

Partenaires

xilinx atp

Prérequis

  • Connaissance intermédiaire en langage HDL et une certaine expérience avec la suite Xilinx ISE® et les FPGAs.
  • La connaissance des bases du langage TCL est un plus.

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Design ou System Edition 2017.1
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080

Contenu

Méthodologie UltraFast Design: Planning {Lecture}

Méthodologie UltraFast Design: Création et analyse de conception {Lecture}

HDL Coding Techniques {Lecture}

Réinitialisation {Lecture, Lab}

Enregistrement Duplication {Lecture}

Techniques de conception synchrone {Lecture}

Introduction à Vivado Design Suite {Lecture}

Introduction à Vivado Design Flows {Lecture}

Mode de projet Vivado Design Suite {Lectures, Lab}

Synthèse et mise en œuvre {Lecture, Lab}

Analyse de conception de base dans Vivado IDE {Lab}

Vivado Design Suite I / O Pin Planning {Lecture, Lab}

Vivado IP Flow {Lecture, Lab}

Conception avec IP Integrator {Lecture, lab}

Vivado Design Suite Non-Project Mode {Lecture}

Introduction à l'environnement Tcl {Lecture, Lab}

Analyse de conception utilisant les commandes Tcl {Lecture, lab}

Scripting dans Vivado Design Suite Project Mode {Lecture}

Scripting dans Vivado Design Suite Mode non-projet {Lecture}

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique