Conception de FPGA à l'aide de Vivado Design Suite 3

(ref.F_VDES3)

2 jours - 14 heures

Objectifs

  • Après avoir terminé cette formation complète, vous aurez les compétences nécessaires pour:
    • Employer de bonnes pratiques de conception alternatives pour améliorer la fiabilité du design
    • Définir un design correctement contraint
    • Appliquer les contraintes de base pour déterminer si les chemins de synchronisation internes respectent les objectifs de synchronisation de conception
    • Optimiser le code HDL pour maximiser les ressources FPGA qui sont déduites et atteindre les objectifs de performance
    • Construire un design plus fiable qui est moins vulnérable aux problèmes de métastabilité et nécessite moins de débogage de conception plus tard dans le cycle de développement
    • Augmenter les performances en utilisant des techniques de conception FPGA
    • Utiliser les rapports et les utilitaires de Vivado Design Suite à l'avantage, en particulier le rapport Interaction de l'horloge

Partenaires

xilinx atp

Prérequis

  • Conception de FPGA Utilisation du cours Vivado Design Suite 1
  • Conception de FPGA en utilisant le programme Vivado Design Suite 2
  • Connaissance intermédiaire HDL (VHDL ou Verilog)
  • Solide compétence de conception numérique

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Design ou System Edition 2017.1
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080

Contenu

Méthodologie UltraFast Design: Design Closure {Lecture}

Vivado Design Suite Non-Project Mode {Lecture}

Baselining {Lecture, Lab}

Pipelining {Lecture, Lab}

Inférence {Lecture, Lab}

Systèmes de contrôle de révision dans Vivado Design Suite {Lecture, lab}

Simulation de timing {Lecture, lab}

Circuits de synchronisation {Lecture, lab}

Report Clock Interaction {Lecture}

Fiche technique du rapport {Lecture}

Dynamic Power Estimation Using Vivado Report Power {Lecture, Lab}

Modes de configuration {Lecture}

JTAG à AXI Master Core {Lecture}

Flux de débogage dans une conception de bloc d'intégration d'IP {Lecture, lab}

Débogage à distance à l'aide de Vivado Logic Analyzer {Lecture, lab}

Déclenchement à l'aide de la machine d'état de déclenchement dans Vivado Logic Analyzer {Lecture, lab}

Introduction au magasin Xilinx Tcl {Lecture}

Manipulation des propriétés de conception à l'aide de Tcl {Lecture, lab}

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs