Conception de FPGA à l'aide de Vivado Design Suite 1

(ref.F_VDES1)

2 jours - 14 heures

Objectifs

  • Après avoir terminé cette formation complète, vous aurez les compétences nécessaires pour:
    • Utiliser l'Assistant Nouveau projet pour créer un nouveau projet Vivado IDE
    • Décrire les flux de conception pris en charge de Vivado IDE
    • Générer un rapport DRC pour détecter et résoudre les problèmes de conception au début du flux
    • Utiliser la mise en page Vivado IDE I / O Planning pour effectuer les affectations des broches
    • Synthétiser et mettre en œuvre la conception HDL
    • Appliquer des contraintes de synchronisation d'horloge et d'E / S et effectuer une analyse de synchronisation
    • Décrire le processus "baselining" pour obtenir la fermeture du temps sur un design
    • Utiliser les vues schématique et hiérarchique pour analyser et sondage croisé d'un design
    • Utiliser l'analyseur Logique Vivado et les flux de débogage pour déboguer un design

Partenaires

xilinx atp

Prérequis

  • Connaissance de base du langage VHDL ou Verilog
  • Connaissance de la conception numérique

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Design ou System Edition 2017.1
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080

Contenu

Introduction à l'architecture FPGA, 3D IC, SoC {Lecture}

Méthodologie UltraFast Design: Planning {Lecture}

HDL Coding Techniques {Lecture}

Introduction à Vivado Design Flows {Lecture}

Mode de projet Vivado Design Suite {Lecture, Lab}

Synthèse et mise en œuvre {Lecture, Lab}

Analyse de conception de base dans Vivado IDE {Lab}

Vérification des règles de conception Vivado {Lab}

Vivado Design Suite I / O Pin Planning {Lecture, Lab}

Vivado IP Flow {Lecture, Lab}

Assistant de contraintes de timing {Lecture, lab}

Éditeur de contraintes de synchronisation {Lecture}

Introduction à Vivado Reports {Lecture}

Introduction aux contraintes de l'horloge {Lecture, lab}

Contraintes d'E / S et horloges virtuelles {Lecture, lab}

Analyse temporelle Setup et Hold {Lecture}

Report Clock Networks {Lecture}

Xilinx Power Estimator Spreadsheet {Lecture, Lab}

Introduction à la configuration FPGA {Lecture}

Introduction à Vivado Logic Analyzer {Lecture}

Introduction au déclenchement {Lecture}

Cores de débogage {Lecture}

HDL Instanciation Debug Probing Flow {Lecture, Lab}

Netlist Insertion Debug Probing Flow {Lecture, Lab}

Introduction à l'environnement Tcl {Lecture, Lab}

Utilisation des commandes Tcl dans le projet Vivado Design Suite Flow {Lecture}

Tcl Syntaxe et structure {Lecture}

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique