Outils et Techniques de reconfiguration partielle Xilinx - ISE

(ref.004863A)

2 jours

Objectifs

  • Construire et assembler un système partiellement reconfigurable (PR)
  • Définir les régions et modules reconfigurables avec le logiciel PlanAhead ™
  • Générer les bitstreams appropriés en ciblant les Platform Flash et les fichiers System ACE™ pour supporter le stockage sur carte des flux de configuration partielle
  • Identifier comment la reconfiguration partielle affecte les différentes ressources de silicium, y compris les blocs de mémoire RAM, les IOBs, la logique et les transmetteurs Multi-Gigabits
  • Implémenter un système partiellement reconfigurable en utilisant les techniques suivantes :
    • Connexion JTAG
    • Machine d’état en VHDL
    • Contraintes et analyse de Timing
    • Conception à base de Microprocesseur

Partenaires

xilinx atp

Prérequis

  • Bonne expérience avec les outils Xilinx (PlanAhead™, EDK, flot d’implémentation)
  • Connaissance du VHDL
  • Conception de plusieurs FPGA Xilinx

Configurations

  • Configuration logicielle :
    • Xilinx ISE Design Suite 13.1 Embedded Edition
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows XP ou 7
    • Minimum 4Go de mémoire vive
    • Résolution d'affichage minimum 1024x768
  • Pour les formations sur site, prévoir un vidéo projecteur

Contenu

Introduction

Méthodologie de reconfiguration partielle

  • Introduction
  • Terminologie
  • Flot de conception
  • Exercice : Flot de reconfiguration partielle

Recommandations pour la conception avec Reconfiguration Partielle

  • Exigences et guide pour la conception
  • Recommandations pour la conception
  • Recommandations pour le flot

Flot de l’outil de reconfiguration partielle

  • Détails du flot
  • Flot à base de script

Optionnel: Revue de la configuration des FPGA

  • Introduction à la configuration
  • Modes de configuration
  • Exécution de la configuration

Bitstreams de reconfiguration partielle

  • Intégrité du Bitstream
  • Resource ICAP
  • Exercice : Construire un contrôleur ICAP (VHDL)

Gestion des horloges

  • Introduction
  • Horloges globales
  • Horloges régionales
  • Horloges des Entrées/Sorties

Gestion des Timings

  • Timings
  • Contraintes de Timing
  • Analyse des Timings
  • Simulation
  • Exercice : Contraintes et analyse de timing d’une reconfiguration partielle

EDK

  • Exercice : Reconfiguration partielle avec EDK

Debug d’une reconfiguration partielle

  • Debug général
  • Debug avec l’outil ChipScope Pro

Reconfiguration partielle et Logicore PCIe

  • Booter avec un Bitstream partiel
  • Chargement d’un bitstream partiel avec le Logicore PCIe

Résumé de la formation

Notes

  • Les supports de cours seront fournis sur papier à chaque participant pendant la formation.