Vivado™ Design Suite : XDC avancé et analyse statique de timing pour utilisateurs ISE®

(ref.004912A)

3 jours

Objectifs

  • Ce cours est une mise à jour avancée pour les utilisateurs ISE® pour utiliser la suite Vivado™.
    • Accéder aux primitives de la base de données unifiée et utiliser leurs propriétés (Filtrage, recherche…)
    • Utiliser et comprendre les vérifications de setup et de hold ainsi que les composantes d’un rapport de timing.
    • Créer les contraintes de timing appropriées sur les entrées/sorties ainsi que les rapports associés.
    • Décrire les options disponibles avec les commandes report_timing et report_timing_summary.
    • Décrire les contraintes de timing pour les interfaces système synchrone et Source-synchrone.
    • Analyser un rapport de timing pour centrer l’horloge dans le diagramme de l’œil.
    • Créer des scripts pour la conception en mode projet ou mode non-projet.

Partenaires

xilinx atp

Prérequis

  • Connaissance intermédiaire en langage HDL et une certaine expérience avec la suite Xilinx ISE® et les FPGAs.
  • Formation Vivado™ Design Suite pour utilisateurs ISE® Project Navigator (004911A) ou connaissances équivalentes.
  • Formation Optimisation des performances - ISE® (002833A) ou connaissances équivalentes.
  • Connaissances/expérience avec les bases du langage TCL.

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Logic Edition 2015.3
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080
  • Pour les formations sur site, prévoir un vidéo projecteur

Contenu

Résumé méthodologie de conception

Revue de la suite Vivado

Accès à la base de données unifiée

  • Exercice

Analyse statique de timing et horloges

  • Exercice : Horloges

Entrées/Sorties

  • Exercice : Contraintes sur les IOs

Exceptions sur les contraintes de timing

  • Exercice

Analyse de timing avancée

Contraintes avancées sur les interfaces d’entrée/sortie

  • Exercice

Script en mode projet

  • Exercice

Méthodologie de conception FPGA : checklist

Méthodologie de conception FPGA

Technique de codage HDL

Méthodologie de reset

  • Exercice : Resets
  • Exercice : Inférence SRL et DSP

Circuit de resynchronisation et rapport Clock Interaction

Tenir les contraintes de timing

Etude de cas : Méthodologie de conception FPGA

  • Exercice

Notes

  • Les supports de cours seront fournis sur papier à chaque participant pendant la formation.