Conception avec les familles Xilinx™ UltraScale et UltraScale+

(ref.004874A)

2 jours

Objectifs

  • Understand the CLBs and the impact that they make on your HDL coding style.
  • Understand clocks resources (MMCM, PLL) and also clock networks.
  • Design effectively with block RAM and block DSP.
  • Effectively use I/O blocks especially with SERDES blocks.
  • Identify the hard IP resources available for implementing high-performance DDR4 physical layer interfaces.
  • Describe the additional features of the dedicated transceivers
  • Effectively migrate your IP and design to the UltraScale architecture

Partenaires

xilinx atp

Prérequis

  • Connaissances basiques des architectures de FPGA
  • Une première expérience réussie d’une conception d’un FPGA à base de VHDL avec Vivado™ Design Suite

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Logic Edition 2015.3
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080
  • Pour les formations sur site, prévoir un vidéo projecteur

Contenu

Introduction sur la famille UltraScale

Recommandation sur le portage d’un design sur famille UltraScale

Structures du CLB et style de codage

  • Exercice

Ressources d’horloge et de gestion d’horloges

  • Exercice : Portage
  • Exercice : Utilisation des ressources

Ressources Mémoire et DSP

  • Exercice : migration d’un MIG DDR3
  • Exercice : Création d’un MIG DDR4

Blocs d’Entrées/Sorties

Migration d’un design FPGA

Etude de cas de migration

  • Exercice : Migration QSGMII
  • Exercice : Migration 10G PCS/PMA et MAC

Démonstration des wizards pour le Multi-Gigabit Transceiver

Introduction aux Multi-Gigabit Transceivers

  • Exercice

Notes

  • Les supports de cours seront fournis sur papier à chaque participant pendant la formation.