Conception avec les familles AMD UltraScale™ et UltraScale+™

(ref.F_US)

2 jours - 14 heures

Objectifs

  • Après avoir complété cette formation, vous aurez les compétences nécessaires pour:
    • 1 - Décrire les nouvelles fonctionnalités du CLB et l'impact qu'ils ont sur votre style de codage HDL
    • 2 - Définir les ressources RAM de bloc, FIFO, UltraRAM et DSP disponibles
    • 3 - Concevoir correctement les ressources Entrées / Sorties et SERDES
    • 4 - Identifier les ressources de routage d'horloge, MMCM, PLL
    • 5 - Décrire les fonctionnalités supplémentaires des transceivers dédiés
    • 6 - Migrer efficacement vos IP et votre conception à l'architecture UltraScale le plus rapidement possible

Prérequis

  • Connaissances basiques des architectures de FPGA
  • Une première expérience réussie d’une conception d’un FPGA à base de VHDL avec Vivado™ Design Suite

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique
  • Toutes nos formations étant données à distance, sont accessibles aux personnes à mobilité réduite.
  • Notre partenaire AGEFIPH nous accompagne pour mettre en place les adaptations nécessaires liées à votre handicap.
              • agefiph

Notes

  • Date de version : 20/12/2021

Chapitres

Jour 1

Objectif 1

  • Introduction à l'architecture UltraScale {Lecture}
  • Introduction aux familles UltraScale+ {Lecture}
  • Ressources CLB {Lecture, Lab}
  • Techniques de codage HDL {Lecture, Lab}

Objectif 2

  • Ressource mémoire Block RAM {Lecture}
  • Ressource mémoire FIFO {Lecture}
  • Ressource mémoire UltraRAM {Lecture, Lab}
  • Ressource mémoire HBM {Lecture}
  • Ressources DSP {Lecture, Lab}

Jour 2

Objectif 3

  • Vue d'ensemble des ressources d'Entrée/Sortie d'architecture UltraScale {Lecture}
  • Ressources d'Entrée/Sortie - Mode Composant {Lecture, Lab}
  • Ressources d'Entrée/Sortie - Mode natif {Lecture, Lab}

Objectif 4

  • Ressources d'horloges {Lectures, Lab}

Objectif 5

  • Architecture des Transceivers {Lecture}
  • Assistant Transceivers {Lecture, Lab}

Objectif 6

  • Migration de Design FPGA {Lecture, Labs}

Moyens Pedagogiques

  • Formation Inter-entreprise en ligne:
    • Présentation par Webex de Cisco
              • Webex de Cisco
    • Fourniture de matériel de cours en format PDF
    • Travaux pratiques sur PC à distance par RealVNC
              • REALVNC

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Encadrement

  • Formateur agréé AMD : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA AMD – Langage VHDL/Verilog – Design RTL
    • Expert SoC & MPSoC AMD – Langage C/C++ – Design Systèmes
    • Expert DSP & RFSoC AMD – HLS - Matlab - Design DSP RF
    • Expert Versal AMD – Engins AI – Architecte Système Hétérogènes

PC Recommandé

Partenaire

xilinx atp