Utilisation Avancée de Vivado Design Suite

(ref.F_VADV)

3 jours - 21 heures

Objectifs

  • Après avoir terminé cette formation complète, vous aurez les compétences nécessaires pour:
    • Employer de bonnes pratiques de conception alternatives pour améliorer la fiabilité du design
    • Définir un design correctement contraint
    • Augmenter les performances en utilisant des techniques de conception FPGA
    • Appliquer des contraintes de synchronisation d'E / S appropriées et des modifications de conception pour les interfaces source-synchrones et synchrones système
    • Analyser un rapport de timing pour identifier comment centrer l'horloge dans l'œil de données
    • Utiliser des techniques de planification pour améliorer les performances de conception
    • Utiliser des options de mise en œuvre avancées, telles que le flux de compilation incrémental, les techniques d'optimisation physique et le mode ré-entrant comme stratégies de dernier kilomètre
    • Utiliser les fonctionnalités de sécurité Xilinx, le cryptage bitstream et l'authentification à l'aide d'AES pour la conception et la sécurité IP
    • Identifier les configurations avancées de FPGA, telles que les chaînes de marguerites et les bandes, pour configurer plusieurs FPGA dans une conception
    • Déboguer un design lors de la phase de démarrage du périphérique pour déboguer les problèmes liés aux événements de démarrage, tels que le verrouillage MMCM et la conception hors réinitialisation

Partenaires

xilinx atp

Prérequis

  • Conception de FPGA à l'aide de Vivado Design Suite
  • Analyse statique de timing (STA) Contraintes de Design Xilinx (XDC) et UltraFast Design Methodologie
  • Connaissance intermédiaire HDL (VHDL ou Verilog)
  • Solide compétence de conception numérique

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Design ou System Edition 2018.1
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080

Contenu

Vivado Design Suite Non-Project Mode {Lecture}

Scripting dans Vivado Design Suite Mode non-projet {Lecture, lab}

Systèmes de contrôle de révision dans Vivado Design Suite {Lecture, lab}

Méthodologie UltraFast Design: Design Closure {Lecture}

Simulation de timing {Lecture, lab}

Circuits de synchronisation {Lecture, lab}

Report Clock Interaction {Lecture}

Fiche technique du rapport {Lecture}

Scénarios temporels d'I/O {Lecture}

Source-Synchronous I/O Timing {Lecture, Lab}

System-Synchronous I/O Timing {Lecture}

Priorité des contraintes de timing {Lecture}

Analyse de cas {Lecture}

Méthodologie UltraFast Design: Advance Techniques {Lecture}

Conception hiérarchique {Lecture}

Gestion de l'IP distante {Lecture, lab}

Introduction au magasin Xilinx Tcl {Lecture}

Manipulation des propriétés de conception à l'aide de Tcl {Lecture, lab}

Introduction à Floorplanning {Lecture}

Analyse de conception et floorplanning {Lecture, lab}

Flux de compilation incrémentielle {Lecture, lab}

Optimisation physique {Lecture, lab}

Vivado Design Suite ECO Flow {Lecture, Lab}

Dynamic Power Estimation Using Vivado Report Power {Lecture, Lab}

Techniques de gestion de l'énergie {Lecture}

Daisy Chains and Gangs in Configuration {Lecture}

Bitstream Security {Lecture, Lab}

Méthodologie de débogage de Vivado Design Suite {Lecture}

Flux de débogage dans une conception de bloc d'intégration d'IP {Lecture, lab}

JTAG à AXI Master Core {Lecture}

Débogage à distance à l'aide de Vivado Logic Analyzer {Lecture, lab}

Déclenchement à l'aide de la machine d'état de déclenchement dans Vivado Logic Analyzer {Lecture, lab}

Déclenchement et débogage lors du démarrage du périphérique {Lecture}

Débogage de la conception à l'aide des commandes Tcl {Lecture, lab}

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique