Mise en oeuvre du MPC5643 L (Leopard)

(ref.005032A)

4 jours

Objectifs

  • Donner au chef de projet une présentation approfondie du microcontrôleur pour être en mesure d'en utiliser efficacement toutes les ressources internes
  • Donner une bonne compréhension au développeur afin de configurer facilement toutes les fonctions internes
  • Étudier l'architecture en détails :
    • Pour obtenir les meilleures performances sur la base des différents flux de données traversant le "crossbar"
    • Pour gérer l'alimentation
    • Pour utiliser efficacement tous les mécanismes de protection et de ressources sécurisées pour vos algorithmes

Partenaires

Freescale

Prérequis

  • Cette formation est adaptée aux électroniciens et informaticiens confrontés aux problèmes de la mise en œuvre du microcontrôleur MPC5643L

Contenu

Principales caractéristiques et avantages de l'architecture interne

Les "Power Architecture" 32 bits : objectifs pour les applications embarquées

Principales caractéristiques de toutes les ressources internes

Les différences entre la nouvelle architecture du book E et l'architecture PowerPC classique

Description des principaux sous-systèmes

Timing des instructions et du pipeline

Sérialisation

Sources d'exception et vecteurs

jeu d'instructions SPE, possibilité de traitement du signal, les nouveaux types de données

Descriptions APU

  • VLE // contexte SaveRestore // l'Analyseur de performances

Description de la MMU, initialisation et les routines d'exception miss

Cache L1 avec EDC

Les instructions liées au cache

eabi:

  • Formats de fichiers pour les outils de développement
  • Les types de données et leur alignement
  • Conventions d'usage des registres
  • Création de la pile et son organisation
  • passage de paramètres à une fonction

Les timers du coeur

Nexus et débogage JTAG

  • IEEE-ISTO 5001-2003 Classe 3+ Nexus

Aspect multicœur

  • concept de sécurité SIL3 / ASILD :
    • Mode "Lockstep" et protection "Fail-safe"

Gestion de l'horloge

Le demi-mot de configuration

Le BAM (Boot Assist Module)

Etat de la MMU après l'exécution de BAM

Le module SIUL

Les broches de configuration

Séquence d'initialisation

Architecture et les sources d'interruption (internes et externes)

Gestion d'un vecteur logiciel ou matériel

Vecteurs de 9 bits

Préemption, gestion des priorités

Architecture de la flash

Buffer interne

ECC intégré

Protection en mode censure

Lecture pendant les opérations d'écriture

Séquences de programmation et d'éffacement

La SRAM

Architecture de bus mémoire parallèle, accès concurrents

Priorités maîtres programmables par esclave

canaux indépendants (scatter / gather)

SWT,

PIT,

RTC

STM

Les modes d'entrée et les ressources de réveil

Présentation de l'architecture eTimer

Capture d'entrée

sortie de comparaison

compteurs en cascade

Présentation du module FlexPWM

Le contrôle d'un étage de puissance "Half-Bridge"

Types de moteurs susceptibles d'être gérés

Synchronisation avec l'ADC

ADC

Canaux A / D

12 bits de résolution, temps de cycle de conversion

sources de déclenchement

Modes ADC: CPU ou CTU

Un canal dédié à chaque capteurs de température

explication du protocole SPI, le fonctionnement maître / esclave

File d'attente de commandes

attributs par trames

séquences d'émission et de réception

Les bases de l'UART

Les bases du protocole LIN

LIN : le mode Slave

séquences d'émission et de réception

Supporte les opérations Master du LIN

Les bases du protocole CAN

La structure du buffer de message / Les registres de masquage

Le mode écoute

processus d'émission et de réception

Les compteurs d'erreur

Les bases du protocole FlexRay 2.1A

Principales caractéristiques du contrôleur

La structure du buffer de message

FIFO de réception

mapping global

La configuration du module

Les paramètres pertinents du protocole au niveau du nœud local

Les constantes du protocole

La gestion des erreurs et des interruptions

Notes

  • Des supports de cours papiers seront fournis à chaque participant pendant la formation.