VHDL - Méthodologie de conception avancée

(ref.003343A)

3 jours - 21 heures

Objectifs

  • Appréhender les problématiques entrainant les aléas de fonctionnement (Asynchronisme, reset ...).
  • Utiliser les méthodologies de conception permettant d'améliorer les performances.
  • Ecrire un code réutilisable (variable, generic, attribut, function, procedure, package)
  • Utiliser les Testbenchs avancés (lecture/écriture de fichier, assert)

Prérequis

  • Connaissances intermédiaires en conception de circuit d’électronique numérique.
  • Connaissances des bases du langage VHDL.

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ ou
    • Un outil de synthèse VHDL + un outil de simulation
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows XP ou 7
    • Minimum 4Go de mémoire vive
    • Résolution d'affichage minimum 1024x768

Contenu

Rappels sur le langage VHDL

Méthodologie de conception hardware en synthèse logique

  • Métastabilité et aléas de fonctionnement
  • Gestion d'évènements asynchrones
    • Aléatoires
    • Flots de données
  • Latch et génération de reset asynchrones

Optimisation de performances indépendamment de la cible

  • Analyse statique de timing
  • Notions de pipeline

Approfondissements sur le langage VHDL pour l'optimisation et la réutilisation du code

  • Variables
  • Attributs prédéfinis
  • Fonctions et procédures
  • Généricité et re-paramétrage automatique des modules réutilisables
  • Packages et librairies

Gestion de la hiérarchie pour une meilleure réutilisation

Testbenchs et simulation

  • Quelques règles de base pour l'écriture d'un testbench efficace
  • Instructions VHDL spécifiques à la simulation
    • Affectations différées
    • Wait et ses différentes formes
    • Instruction Loop et ses différentes formes
    • Assertions
  • Types de données complexes
  • Ecriture et lecture de fichiers ASCII

L'interpréteur de commandes

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique