VHDL - Initiation au langage

(ref.003342A)

3 jours - 21 heures

Objectifs

  • Appréhender les multiples possibilités offertes par le langage VHDL
  • Comprendre les notions de synthèse logique
  • Connaître les styles d’écritures et leur impact sur la qualité des résultats de synthèse

Prérequis

  • Connaissances intermédiaires en conception de circuit d’électronique numérique.

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ ou
    • Un outil de synthèse VHDL + un outil de simulation
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows XP ou 7
    • Minimum 4Go de mémoire vive
    • Résolution d'affichage minimum 1024x768

Contenu

Le couple entité - architecture

  • Règles principales a observer pour les déclarations de ports
  • Déclaration de signaux internes

Les objets fréquemment manipulés en synthèse logique

  • Signaux
  • Constantes

Les types prédéfinis

  • Bit, bit_vector - limitations de ces types
  • Booléens
  • Entiers
  • Types d'objets "user defined"

Les types std_logic et std_logic_vector et package std_logic_1164

  • Avantages par rapport aux types prédéfinis pour la synthèse logique et la simulation
  • Interprétation par les synthétiseurs et les simulateurs

Les opérateurs prédéfinis

  • Opérateurs logiques
  • Opérateurs relationnels - pièges à connaître
  • Opérateurs arithmétiques

Règles à observer pour l'affectation des vecteurs de données

Gestion de la hiérarchie et VHDL structurel

Instructions concurrentes et règles d'utilisation

  • When ... else
  • With ... select
  • For ... generate

Process

Instructions séquentielles et règles d'utilisation

  • If ... else

Instructions séquentielles et règles d'utilisation (suite)

  • Case
  • For ... loop

Initiation à la simulation en langage VHDL

  • Quelques nouvelles instructions exclusivement liées à la simulation
    • After
    • Wait for
  • Simulation des designs d'exemples développés précédemment

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique