Vivado™ Design Suite : XDC avancé et analyse statique de timing pour utilisateurs ISE®

(ref.F_VAXDC4)

2 jours - 14 heures

Objectifs

  • Après avoir terminé cette formation complète, vous aurez les compétences nécessaires pour:
    • Accéder aux objets principaux à partir de la base de données de conception et des listes de filtres d'objets utilisant des propriétés
    • Décrire la configuration et maintenez les contrôles et décrire les composants d'un rapport de chronométrage
    • Créer des contraintes de retard d'entrée et de sortie appropriées et décrire des rapports de synchronisation impliquant des chemins d'entrée et de sortie
    • Expliquer l'impact que les variations du processus de fabrication ont sur l'analyse du temps et décrire comment les informations d'analyse du temps min / max sont transmises dans un rapport de chronométrage
    • Décrire toutes les options disponibles avec les commandes report_timing et report_timing_summary
    • Décrire les contraintes de synchronisation requises pour limiter les interfaces synchrones système et source-synchrones
    • Analyser un rapport de chronométrage pour identifier comment centrer l'horloge dans l'œil de données
    • Créer des scripts pour les flux de conception de lots basés sur le projet et non liés au projet
    • Décrire la liste de contrôle de la méthodologie de conception UltraFast
    • Identifier les domaines clés pour optimiser votre conception afin de répondre à vos objectifs de conception et objectifs de performance
    • Définir un design correctement contraint
    • Optimiser le code HDL pour maximiser les ressources FPGA qui sont déduites et pour atteindre vos objectifs de performance
    • Construire un reset dans votre système pour une fiabilité et une vitesse de conception optimales
    • Construire un design plus fiable qui est moins vulnérable aux problèmes de métastabilité et nécessite moins de débogage de conception plus tard dans le cycle de développement
    • Identifier les techniques de fermeture de synchronisation à l'aide de Vivado Design Suite
    • Décrire comment les techniques de méthodologie de conception UltraFast fonctionnent efficacement grâce à des études de cas et à une expérience de laboratoire

Partenaires

xilinx atp

Prérequis

  • Connaissance intermédiaire en langage HDL et une certaine expérience avec la suite Xilinx ISE® et les FPGAs.
  • Formation Vivado™ Design Suite pour utilisateurs ISE® Project Navigator (F_V4ISE) ou connaissances équivalentes.
  • Formation Optimisation des performances - ISE® (F_DFP) ou connaissances équivalentes.
  • Connaissances/expérience avec les bases du langage TCL.

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Design ou System Edition 2017.3
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080

Contenu

Introduction aux contraintes d'horloge {Lab}

Horloges générées

Signaler les réseaux d'horloge

Contraintes de groupe d'horloge

Contraintes d'E / S et horloges virtuelles {Lab}

Assistant de contraintes de timing {Lab}

Introduction aux rapports Vivado

Configuration et maintien de l'analyse de synchronisation

Rapport sommaire sur le calendrier

Rapport Interaction de l'horloge

Introduction aux exceptions de synchronisation {Lab}

Priorité des contraintes de temps

Circuits de synchronisation {Lab}

Fiche de rapport

Méthodologie de conception UltraFast: Implémentation

Baselining {Lab}

Pipelining {Lab}

Scénarios de synchronisation d'E / S

Synchronisation d'E / S synchrone du système

Synchronisation E / S source-synchrone {Lab}

Introduction à Floorplanning

Congestion

Optimisation physique {Lab}

Méthodologie de conception UltraFast: fermeture de conception fermeture de conception

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique