Vivado™ Design Suite : reconfiguration partielle

(ref.004873A)

2 jours

Objectifs

  • Construire et assembler un système partiellement reconfigurable (PR)
  • Définir les régions et modules reconfigurables avec Vivado™
  • Générer les bitstreams complets et partiels
  • Identifier comment la reconfiguration partielle affecte les différentes ressources de silicium, y compris les blocs de mémoire RAM, les IOBs, la logique et les transmetteurs Multi-Gigabits
  • Implémenter un système partiellement reconfigurable en utilisant les techniques suivantes :
    • Connexion JTAG
    • Contraintes et analyse de Timing
    • Placement régional

Partenaires

xilinx atp

Prérequis

  • Connaissance intermédiaire en langage HDL et une bonne expérience avec la suite Vivado™ et les FPGAs
  • Formation Vivado™ Design Suite : Analyse statique de timing (STA) et Xilinx Design Constraints (XDC) (004913A) ou connaissances équivalentes
  • Formation Vivado™ Design Suite : Outils et techniques avancés (004914A) ou connaissances équivalentes
  • Connaissances/expérience avec les bases du langage TCL

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Design Suite 2016.1
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080
  • Pour les formations sur site, prévoir un vidéo projecteur

Contenu

Introduction

Terminologie

Flot de conception

Exercice : Flot de reconfiguration partielle

Exigences et guide pour la conception

Recommandations pour la conception

Recommandations pour le flot PR

Exercice : Placement régional

Intégrité du Bitstream

Resource ICAP

Timings

Contraintes de Timing

Analyse des Timings

Exercice : Contraintes et analyse de timing d’une reconfiguration partielle

Notes

  • Les supports de cours seront fournis sur papier à chaque participant pendant la formation.