Vivado™ Design Suite : Techniques de debug

(ref.004876A)

1 jour

Objectifs

  • Apprendre à utiliser l’analyseur logique Vivado™ et les cores de debug
    • Comprendre le flow d’insertion netlist, le flow d’instanciation HDL et le flow IP Integrator
    • Comprendre les cores ILA et VIO
    • Comment trigger et visualiser les données
    • Utiliser le langage TCL
    • Utiliser les accès à distance

Partenaires

xilinx atp

Prérequis

  • Connaissances basiques de Vivado™ Design Suite
  • Connaissances basiques du langage TCL

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Logic Edition 2015.3
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080
  • Pour les formations sur site, prévoir un vidéo projecteur

Contenu

Exercice : Insérer un core de debug

Exercice : ajout d’un core de debug

Exercice : ajout d’un core de debug

Exercice

Exercice : Script pour core VIO

Exercice (optionnel)

Notes

  • Les supports de cours seront fournis sur papier à chaque participant pendant la formation.