Vivado™ Design Suite : Analyse statique de timing (STA) et Xilinx Design Constraints (XDC)

(ref.004913A)

3 jours

Objectifs

  • Ce cours offre une formation détaillée sur le flow de conception de la suite Vivado™, les contraintes Xilinx (XDC), l'analyse statique de timing (STA), les bonnes pratiques de conception FPGA, et comment utiliser la base de données unifiée de Vivado™.
    • Utiliser de bonnes pratiques de conception pour améliorer la fiabilité de la conception.
    • Augmenter les performances en utilisant des techniques de conception FPGA.
    • Décrire les détails des objets de la base de données unifiée.
    • Identifier les commandes Tcl pour interagir avec la base de données
    • Appliquer des contraintes de conception exhaustives (XDC) y compris les exceptions de timing, les faux-chemins et les contraintes multi-cycle
    • Utiliser l'analyse statique de timing (STA) pour comprendre les résultats de timing
    • Localiser les chemins critiques à l'aide de rapports de timing appropriés
    • Appliquer les contraintes de timing sur les entrées/sorties pour atteindre les objectifs de performance
    • Décrire les options de synthèse et comment elles peuvent améliorer les performances

Partenaires

xilinx atp

Prérequis

  • Connaissance intermédiaire en langage HDL et une première expérience avec la suite Vivado™ et les FPGAs.
  • Connaissances/expérience avec les bases du langage TCL.

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Logic Edition 2015.3
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080
  • Pour les formations sur site, prévoir un vidéo projecteur

Contenu

Résumé méthodologie de conception

Introduction

Techniques de conception de FPGA

Accès à la base de données unifiée

  • Exercice

Analyse statique de timing et horloges

  • Exercice

Entrées/Sorties

  • Exercice : Contraintes sur les IOs

Exceptions sur les contraintes de timing

  • Exercice

Techniques de synthèse

Méthodologie de conception FPGA : checklist

Méthodologie de conception FPGA

Technique de codage HDL

Méthodologie de reset

  • Exercice : Resets
  • Exercice : Inférence SRL et DSP

Circuit de resynchronisation et rapport Clock Interaction

Tenir les contraintes de timing

Etude de cas : Méthodologie de conception FPGA

  • Exercice

Notes

  • Les supports de cours seront fournis sur papier à chaque participant pendant la formation.