Conception de FPGA à l'aide de Vivado Design Suite 4

(ref.F_VDES4)

2 jours - 14 heures

Objectifs

  • Après avoir terminé cette formation complète, vous aurez les compétences nécessaires pour:
    • Appliquer des contraintes de synchronisation d'E / S appropriées et des modifications de conception pour les interfaces source-synchrones et synchrones système
    • Analyser un rapport de timing pour identifier comment centrer l'horloge dans l'œil de données
    • Utiliser les scripts Tcl dans les flux de lots hors projet pour synthétiser, implémenter et générer des rapports de synchronisation personnalisés
    • Utiliser des techniques de planification pour améliorer les performances de conception
    • Utiliser des options de mise en œuvre avancées, telles que le flux de compilation incrémental, les techniques d'optimisation physique et le mode ré-entrant comme stratégies de dernier kilomètre
    • Utiliser les fonctionnalités de sécurité Xilinx, le cryptage bitstream et l'authentification à l'aide d'AES pour la conception et la sécurité IP
    • Identifier les configurations avancées de FPGA, telles que les chaînes de marguerites et les bandes, pour configurer plusieurs FPGA dans une conception
    • Déboguer un design lors de la phase de démarrage du périphérique pour déboguer les problèmes liés aux événements de démarrage, tels que le verrouillage MMCM et la conception hors réinitialisation

Partenaires

xilinx atp

Prérequis

  • Conception de FPGA en utilisant le programme Vivado Design Suite 2
  • Conception de FPGA en utilisant le programme Vivado Design Suite 3
  • Expérience de conception d'au moins six mois avec des outils Xilinx et des FPGA

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Design ou System Edition 2017.1
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080

Contenu

Méthodologie UltraFast Design: Advance Techniques {Lecture}

Scripting dans Vivado Design Suite Mode non-projet {Lecture, lab}

Conception hiérarchique {Lecture}

Gestion de l'IP distante {Lecture, lab}

Scénarios temporels d'I/O {Lecture}

Source-Synchronous I/O Timing {Lecture, Lab}

System-Synchronous I/O Timing {Lecture}

Priorité des contraintes de timing {Lecture}

Analyse de cas {Lecture}

Introduction à Floorplanning {Lecture}

Analyse de conception et floorplanning {Lecture, lab}

Flux de compilation incrémentielle {Lecture, lab}

Optimisation physique {Lecture, lab}

Vivado Design Suite ECO Flow {Lecture, Lab}

Techniques de gestion de l'énergie {Lecture}

Daisy Chains and Gangs in Configuration {Lecture}

Bitstream Security {Lecture, Lab}

Méthodologie de débogage de Vivado Design Suite {Lecture}

Déclenchement et débogage lors du démarrage du périphérique {Lecture}

Débogage de la conception à l'aide des commandes Tcl {Lecture, lab}

Utilisation des procédures dans Tcl Scripting {Lecture}

Utilisation des listes dans Tcl Scripting {Lecture}

Utilisation de regexp dans Tcl Scripting {Lecture, Lab}

Débogage et gestion des erreurs dans Tcl Scripting {Lecture}

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs