Conception de FPGA à l'aide de Vivado Design Suite 3 & 4

(ref.F_VDES34)

4 jours - 28 heures

Objectifs

  • Après avoir terminé cette formation complète, vous aurez les compétences nécessaires pour:
    • Employer de bonnes pratiques de conception alternatives pour améliorer la fiabilité du design
    • Définir un design correctement contraint
    • Appliquer les contraintes de base pour déterminer si les chemins de synchronisation internes respectent les objectifs de synchronisation de conception
    • Optimiser le code HDL pour maximiser les ressources FPGA qui sont déduites et atteindre les objectifs de performance
    • Construire un design plus fiable qui est moins vulnérable aux problèmes de métastabilité et nécessite moins de débogage de conception plus tard dans le cycle de développement
    • Augmenter les performances en utilisant des techniques de conception FPGA
    • Utiliser les rapports et les utilitaires de Vivado Design Suite à l'avantage, en particulier le rapport Interaction de l'horloge
    • Appliquer des contraintes de synchronisation d'E / S appropriées et des modifications de conception pour les interfaces source-synchrones et synchrones système
    • Analyser un rapport de timing pour identifier comment centrer l'horloge dans l'œil de données
    • Utiliser les scripts Tcl dans les flux de lots hors projet pour synthétiser, implémenter et générer des rapports de synchronisation personnalisés
    • Utiliser des techniques de planification pour améliorer les performances de conception
    • Utiliser des options de mise en œuvre avancées, telles que le flux de compilation incrémental, les techniques d'optimisation physique et le mode ré-entrant comme stratégies de dernier kilomètre
    • Utiliser les fonctionnalités de sécurité Xilinx, le cryptage bitstream et l'authentification à l'aide d'AES pour la conception et la sécurité IP
    • Identifier les configurations avancées de FPGA, telles que les chaînes de marguerites et les bandes, pour configurer plusieurs FPGA dans une conception
    • Déboguer un design lors de la phase de démarrage du périphérique pour déboguer les problèmes liés aux événements de démarrage, tels que le verrouillage MMCM et la conception hors réinitialisation

Partenaires

xilinx atp

Prérequis

  • Conception de FPGA Utilisation du cours Vivado Design Suite 1
  • Conception de FPGA en utilisant le programme Vivado Design Suite 2
  • Connaissance intermédiaire HDL (VHDL ou Verilog)
  • Solide compétence de conception numérique

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Design ou System Edition 2017.1
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080

Contenu

Méthodologie UltraFast Design: Design Closure {Lecture}

Vivado Design Suite Non-Project Mode {Lecture}

Baselining {Lecture, Lab}

Pipelining {Lecture, Lab}

Inférence {Lecture, Lab}

Systèmes de contrôle de révision dans Vivado Design Suite {Lecture, lab}

Simulation de timing {Lecture, lab}

Circuits de synchronisation {Lecture, lab}

Report Clock Interaction {Lecture}

Fiche technique du rapport {Lecture}

Dynamic Power Estimation Using Vivado Report Power {Lecture, Lab}

Modes de configuration {Lecture}

JTAG à AXI Master Core {Lecture}

Flux de débogage dans une conception de bloc d'intégration d'IP {Lecture, lab}

Débogage à distance à l'aide de Vivado Logic Analyzer {Lecture, lab}

Déclenchement à l'aide de la machine d'état de déclenchement dans Vivado Logic Analyzer {Lecture, lab}

Introduction au magasin Xilinx Tcl {Lecture}

Manipulation des propriétés de conception à l'aide de Tcl {Lecture, lab}

Méthodologie UltraFast Design: Advance Techniques {Lecture}

Scripting dans Vivado Design Suite Mode non-projet {Lecture, lab}

Conception hiérarchique {Lecture}

Gestion de l'IP distante {Lecture, lab}

Scénarios temporels d'I/O {Lecture}

Source-Synchronous I/O Timing {Lecture, Lab}

System-Synchronous I/O Timing {Lecture}

Priorité des contraintes de timing {Lecture}

Analyse de cas {Lecture}

Introduction à Floorplanning {Lecture}

Analyse de conception et floorplanning {Lecture, lab}

Flux de compilation incrémentielle {Lecture, lab}

Optimisation physique {Lecture, lab}

Vivado Design Suite ECO Flow {Lecture, Lab}

Techniques de gestion de l'énergie {Lecture}

Daisy Chains and Gangs in Configuration {Lecture}

Bitstream Security {Lecture, Lab}

Méthodologie de débogage de Vivado Design Suite {Lecture}

Déclenchement et débogage lors du démarrage du périphérique {Lecture}

Débogage de la conception à l'aide des commandes Tcl {Lecture, lab}

Utilisation des procédures dans Tcl Scripting {Lecture}

Utilisation des listes dans Tcl Scripting {Lecture}

Utilisation de regexp dans Tcl Scripting {Lecture, Lab}

Débogage et gestion des erreurs dans Tcl Scripting {Lecture}

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique