Conception avec PlanAhead™

(ref.F_ESSPA)

3 jours - 21 heures

Objectifs

  • Cette formation cible l'utilisation de l'outil PlanAhead™
    • Connaitre Fonctionnalités/Avantages
    • Créer un projet et importer des sources (HDL, Netlist) dans l’environnement PlanAhead
    • Insérer un core issu du catalogue d’IP Xilinx ainsi que débugger avec Chipscope
    • Elaborer le source HDL et analyser la netlist RTL
    • Synthétiser et Implémenter le design avec différentes stratégies
    • Appliquer des contraintes IOs de façon optimisé.
    • Vérification des règles de conceptions (DRC) et analyse de bruit
    • Appliquer les informations de la vue hiérarchique et du rapport de timing pour créer le placement optimal
    • Grouper la logique dans des Pblocks.
    • Appliquer un floorplan au design afin d’améliorer les performances et préserver les implémentations réalisées avec succès
    • Analyser les statistiques, la connectivité, les timings, les placements et les chemins critiques du design
    • Appliquer des contraintes de placement pour les ressources dédiées

Partenaires

xilinx atp

Prérequis

  • Bonne expérience de la suite ISE®
  • Conception de plusieurs FPGA Xilinx

Configurations

  • Configuration logicielle :
    • Xilinx ISE Design Suite 14.1 Logic Edition
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows XP ou 7
    • Minimum 4Go de mémoire vive
    • Résolution d'affichage minimum 1024x768

Contenu

Avantages et Fonctionnalités de PlanAhead

Gestion des projets avec PlanAhead

  • Flot de conception de l’outil PlanAhead
  • Création d’un projet
  • Gestion de projet
  • Astuces
  • Exercice : Démarrer avec l’outil PlanAhead

Placement des Entrées/Sorties

  • Utilisation de l’environnement Pin Planning
  • Layout des IOs
  • Importation et Exportation de la liste des IOs
  • Création/configuration/placement des IOs et des interfaces
  • DRC et analyse de bruit
  • Sélection d’un boîtier compatible
  • Exercice : Placement des IOs

Intégration de l’outil CoreGenerator

  • Exercice : Intégration d’un core

Analyse statique de timing avec PlanAhead

  • Estimation Statique de timing avec TimeAhead
  • Analyse statique de timing post-implémentation

Intégration avec Project Navigator (ISE)

Développement et analyse RTL

  • Exploration de la hiérarchie
  • Vue Schématique RTL
  • Analyse de l’estimation de ressources
  • Analyse de timing Netlist
  • Exercice : analyse RTL

Placement des ressources dédiées

  • Qu’est-ce que le floorplanning
  • Création de contraintes de placement
  • Exercice : Placement des ressources dédiées

PBlocks

  • Pourquoi faire du floorplanning
  • Recommandation sur la synthèse et la conception
  • PBlocks et Outil de floorplan

Techniques de floorplanning

  • Les principes
  • Méthodologie
  • Exercice : analyse d’un design et flooplan

Techniques de préservation avec les partitions

  • Exercice : Préserver pour obtenir un résultat prédictible

Utilisation de Chipscope Pro

  • Exercice : Debug avec l’outil Chipscope Pro

Script Tcl avec PlanAhead

  • Les bases du Tcl
  • Tcl avec PlanAhead
  • Commandes Spécifiques de PlanAhead
  • Exercice : Tcl Commands

La conception en équipe (Team Design)

  • Configuration
  • Recommandations sur la hiérarchie

Optimisation du routage dans les Virtex-6

  • Diagnostiquer un problème de routage
  • Les styles de codage HDL pour améliorer les solutions de routage

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs