Optimisation des performances - ISE®

(ref.F_DFP)

2 jours - 14 heures

Objectifs

  • Cette formation utilise la suite ISE®/PlanAhead™ et non la suite Vivado™.
  • Cette formation vous permettra d’optimiser votre conception afin qu’elle puisse rentrer dans un FPGA plus petit ou plus lent ou tout simplement parvenir à respecter les contraintes de timing.
    • Comprendre le flot de développement afin de respecter les contraintes.
    • Utiliser des MMCMs/PLLs et autres circuits d’horloge.
    • Utiliser la duplication de registres et pipeline.
    • Utiliser les circuits de re-synchronisation.
    • Utiliser Core Generator.
    • Trouver et corriger les points bloquants avec l’analyseur statique de timing.
    • Appliquer des contraintes avancée de timing.
    • Connaitre les options d’implémentations avancées pour améliorer les performances.

Partenaires

xilinx atp

Prérequis

  • Connaissance intermédiaire en langage HDL
  • Expérience avec la suite Xilinx™ ISE® et les FPGAs Xilinx™
  • Connaissance des contraintes globales de timing

Configurations

  • Configuration logicielle :
    • Xilinx™ ISE® Design Suite 14.7 Logic Edition (PlanAhead™ est utilisé durant les exercices)
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows XP ou 7
    • Minimum 4Go de mémoire vive
    • Résolution d'affichage minimum 1024x768

Contenu

Introduction

Ressources des FPGAs

CoreGenerator

Circuits d’horloge des FPGAs

  • Exercice

Techniques de conception de FPGA

Techniques de Synthèse

  • Exercice

Tenir les contraintes de timing

  • Exercice : Revue des contraintes globales de timing

Contraintes de timing sur un chemin spécifique

  • Création de groupes
  • Multi-domaines d’horloge
  • Circuit de resynchronisation
  • Multi-cycle
  • Faux chemins
  • Contraintes sur les entrées et sorties
  • Divers
  • Exercice

Options avancées d’implémentation

  • Exercice

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs