Conception avec les familles Xilinx™ UltraScale et UltraScale+

(ref.F_US)

2 jours - 14 heures

Objectifs

  • Après avoir complété cette formation complète, vous aurez les compétences nécessaires pour:
    • Profiter des ressources d'architecture UltraScale primaires
    • Décrire les nouvelles fonctionnalités du CLB et l'impact qu'ils ont sur votre style de codage HDL
    • Définir les ressources RAM de bloc, FIFO et DSP disponibles
    • Décrire les fonctionnalités UltraRAM
    • Concevoir correctement les ressources E / S et SERDES
    • Identifier les ressources de routage de l'horloge MMCM, PLL et clock
    • Identifier les ressources IP matérielles disponibles pour la mise en œuvre d'interfaces de mémoire DDR4 haute performance
    • Décrire les fonctionnalités supplémentaires des transceivers dédiés
    • Migrer efficacement vos IP et votre conception à l'architecture UltraScale le plus rapidement possible

Partenaires

xilinx atp

Prérequis

  • Connaissances basiques des architectures de FPGA
  • Une première expérience réussie d’une conception d’un FPGA à base de VHDL avec Vivado™ Design Suite

Configurations

  • Configuration logicielle :
    • Xilinx Vivado™ Design ou System Edition 2017.1
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows 7 64b
    • Minimum 8Go de mémoire vive
    • Résolution d'affichage minimum 1024x768, recommandée 1920x1080

Contenu

Introduction à l'architecture UltraScale {Lecture}

Architecture UltraScale Ressources CLB {Lecture, Lab}

HDL Coding Techniques {Lecture, Lab}

UltraScale Architecture Clocking Resources {Lectures, Lab}

FPGA Design Migration {Lecture, Lab}

Clocking Migration {Lab}

UltraScale Architecture Block Ressources de mémoire RAM {Lecture}

UltraScale Architecture FIFO Ressources de mémoire {Lecture}

Mémoire UltraRAM {Lecture, Lab}

UltraScale Architecture DSP Resources {Lecture, Lab}

Recommandations sur les logiciels de migration de conception {Lecture}

DDR3 MIG Design Migration {Lab}

Création de conception DDR4 à l'aide de MIG {Lab}

Vue d'ensemble des ressources d'E / S d'architecture UltraScale {Lecture}

Ressources d'E / S d'architecture UltraScale - Mode Composant {Lecture, Lab}

Ressources d'E / S d'architecture UltraScale - Mode natif {Lecture, Lab}

Méthodologie de la migration de conception {Lecture}

10G PCS / PMA et MAC Design Migration {Lab}

UltraScale Architecture Transceivers {Lecture}

UltraScale FPGAs Transceivers Wizard {Lecture, Lab}

Introduction aux familles UltraScale + {Lecture}

Moyens Pedagogiques

  • Présentiel
  • Présentation par vidéo projecteur
  • Fourniture d’un support de cours au format papier

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL – DSP – Design RTL

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs