Analyse statique de timing (STA) Contraintes de Design Xilinx (XDC) et Utilisation Avancée de Vivado™

(ref.F_STAXDC)

4 jours - 28 heures

Objectifs

  • Après avoir terminé cette formation, vous aurez les compétences nécessaires pour:
    • 1 - Optimiser le code HDL pour maximiser les ressources et les performances FPGA et utiliser la méthodologie de conception UltraFast™
    • 2 - Maitriser l'outil Vivado, appliquer des contraintes de timings (XDC) et utiliser les rapports de timing appropriés
    • 3 - Identifier les domaines clés pour optimiser votre conception, minimiser les problèmes de métastabilité et fiabiliser votre reset dans votre système
    • 4 - Appliquer les contraintes de timing sur les entrées/sorties pour atteindre les objectifs de performance
    • 5 - Utiliser des options de mise en œuvre avancées, telles que le flux de compilation incrémental, les techniques d'optimisation physique et le mode ré-entrant
    • 6 - Utiliser des techniques avancées pour améliorer les performances de conception
    • 7 - Déboguer un design lors de la phase de démarrage et utiliser les fonctions avancées de débogage

Prérequis

  • Connaissance intermédiaire en langage HDL et une première expérience avec la suite Vivado™ et les FPGAs.

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique
  • Toutes nos formations étant données à distance, sont accessibles aux personnes à mobilité réduite.
  • Notre partenaire AGEFIPH nous accompagne pour mettre en place les adaptations nécessaires liées à votre handicap.
              • agefiph

Notes

  • Date de version : 17/09/2023

Chapitres

Jour 1

Objectif 1

  • Introduction à l'architecture FPGA et à l'analyse Statique de Timing (STA) {Lectures}
  • Techniques de codage HDL {Lecture}
  • Méthodologie de conception ultra-rapide : Planification des cartes et Création du design {Lectures}

Objectif 2

  • Flux de la suite logicielle Vivado Design {Lectures, Lab}
  • Synthèse et implémentation de Vivado {Lecture}
  • Introduction aux rapports Vivado {Lecture}

Jour 2

Objectif 2

  • Baselining {Lecture}
  • Rédacteur des contraintes de temps {Lecture}
  • Ressources d'horloges {Lecture}
  • Introduction aux contraintes horloges {Lecture}
  • Horloges générées {Lecture, Lab}
  • Contraintes du groupe d'horloge {Lecture}
  • Rapport sur l'interaction entre les horloges {Lecture}
  • Rapport de synthèse sur le timing {Lecture}
  • Analyse des délais de setup et de hold {Lecture}
  • Contraintes d'entrées/sorties et horloges virtuelles {Lecture, Lab}
  • Introduction aux exceptions de timings {Lecture, Lab}

Jour 3

Objectif 3

  • Techniques de conception synchrone {Lecture}
  • Circuits de synchronisation {Lecture, Lab}
  • Réinitialisation {Lecture}
  • Duplication du registre {Lecture}

Objectif 4

  • Scénarios de timing des entrées/sorties {Lecture}
  • Synchronisation des entrées/sorties avec le système {Lecture}
  • Synchronisation des entrées/sorties à la source {Lecture, Lab}
  • Ressources logiques E/S {Lecture}
  • Fiche technique du rapport {Lecture}
  • Priorités des contraintes de timing {Lecture}

Objectif 5

  • Méthodologie de conception ultra-rapide : Implementation {Lecture}
  • Optimisation physique {Lecture}
  • Flux de compilation incrémentiel {Lecture}

Jour 4

Objectif 6

  • Aperçu des rapports QoR {Lecture, Lab}
  • Réduction du délai logique {Lecture}
  • Réduction du délai net {Lecture}
  • Amélioration du skew de l'horloge {Lecture}
  • Amélioration de l'incertitude de l'horloge {Lecture, Lab}
  • Exécution intelligente de la conception (IDR) {Lecture, Lab}
  • Introduction au Floorplanning {Lecture}

Objectif 7

  • Vivado Design Suite ECO Flow {Lecture, Lab}
  • JTAG to AXI Master Core {Lecture}
  • Déclenchement et débogage au démarrage de l'appareil {Lecture}
  • Déclenchement à l'aide de la machine à états de déclenchement de l'analyseur logique Vivado {Lecture, Lab}

Moyens Pedagogiques

  • Formation Inter-entreprise en ligne:
    • Présentation par Webex de Cisco
              • Webex de Cisco
    • Fourniture de matériel de cours en format PDF
    • Travaux pratiques sur PC à distance par RealVNC
              • REALVNC

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Encadrement

  • Formateur agréé AMD : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA AMD – Langage VHDL/Verilog – Design RTL
    • Expert SoC & MPSoC AMD – Langage C/C++ – Design Systèmes
    • Expert DSP & RFSoC AMD – HLS - Matlab - Design DSP RF
    • Expert Versal AMD – Engins AI – Architecte Système Hétérogènes

PC Recommandé

  • Configuration logicielle :
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • OS Linux 64-bits (Windows 10 compatible)
    • Minimum 16Go de mémoire vive
    • Résolution d'affichage recommandée 1920x1080

Partenaire

xilinx atp