Conception avec la famille Virtex-6

(ref.004852A)

2 jours

Objectifs

  • Apprendre à utiliser efficacement l’architecture des FPGAs Xilinx Virtex-6.
    • Maîtriser la structure des CLB et des différents types de slice.
    • Maîtriser les ressources d’horloges (MCMM mais aussi horloges globales, horizontales, régionales et d’IO).
    • Concevoir efficacement avec les blocs mémoires et les blocs DSP.
    • Utiliser efficacement les blocs d’Entrées/Sorties notamment avec les blocs SERDES.
    • Connaître les contrôleurs mémoires.
    • Techniques de codage VHDL appropriées.
    • Introduction sur les ressources matériels intégrées (Multi-Gigabit Transceivers, PCI-e, MAC Ethernet et System Monitor)

Partenaires

xilinx atp

Prérequis

  • Connaissances basiques des architectures de FPGA.
  • Une première expérience réussi d’une conception d’un FPGA à base de VHDL ou de Verilog.

Configurations

  • Configuration logicielle :
    • Xilinx ISE Design Suite 13.1 Logic Edition
  • Configuration matérielle :
    • Ordinateur récent (i5 ou i7)
    • Windows XP ou 7
    • Minimum 4Go de mémoire vive
    • Résolution d'affichage minimum 1024x768
  • Pour les formations sur site, prévoir un vidéo projecteur

Contenu

Introduction sur la famille Virtex-6

Structures du CLB et des Slices

Techniques de codage VHDL

  • Exercice

Ressources Mémoire

Blocs DSP

  • Exercice

Blocs d’Entrées/Sorties

Blocs d’Entrées/Sorties (suite)

  • Exercice

Ressources d’horloge et de gestion d’horloges

  • Exercice

Contrôleurs mémoire

Introduction aux ressources dédiées (MGT, PCI-e et EMAC)

Notes

  • Les supports de cours seront fournis sur papier à chaque participant pendant la formation.