Vitis™ High Level Synthesis
(ref.D_HLS)
2 jours - 14 heures
Objectifs
- Après avoir suivi cette formation, vous aurez les compétences nécessaires pour :
- 1 - Décrire le flux de synthèse de haut niveau, utiliser l'outil Vitis HLS pour un premier projet et identifier l'importance du banc de test
- 2 - Utiliser les directives pour améliorer les performances et la surface et sélectionner les interfaces RTL
- 3 - Identifier les pièges de codage courants ainsi que les méthodes d'amélioration du code pour le RTL/matériel.
- 4 - Effectuer l'intégration au niveau système de l'IP générée par l'outil Vitis HLS
Prérequis
- Connaissance de C ou C++
- Connaissances basiques des architectures de FPGA
Publics Concernés
- Techniciens et Ingénieurs en électronique numérique
- Toutes nos formations étant données à distance, sont accessibles aux personnes à mobilité réduite.
- Notre partenaire AGEFIPH nous accompagne pour mettre en place les adaptations nécessaires liées à votre handicap.
Notes
- Date de version : 03/08/2023
Chapitres
Objectif 1
- Introduction à la synthèse de haut niveau {Lecture}
- Flux d'outils Vitis HLS {Lecture, Lab}
- Interface en ligne de commande de l'outil Vitis HLS {Lecture, Lab}
- Introduction à la méthodologie de conception HLS UltraFast {Lecture}
Objectif 2
- Exploration de la conception avec les directives {Lecture}
- Introduction aux interfaces d'E/S {Lecture}
- Protocoles d'E/S de niveau bloc {Lecture, Lab}
- Protocoles d'E/S au niveau du port {Lecture, Lab}
- Protocoles d'E/S au niveau du port : Interfaces AXI4 {Lecture}
- Protocoles d'E/S au niveau du port : Interfaces mémoire {Lecture, Lab}
- Pipeline pour la performance : PIPELINE {Lecture, Lab}
Objectif 2
- Pipeline pour la performance : DATAFLOW {Lecture, Lab}
- Optimisation des structures pour la performance {Lecture, Lab}
Objectif 3
- Comportement par défaut de l'outil Vitis HLS : Latence {Lecture}
- Réduire la latence {Lecture}
- Améliorer l'utilisation de la surface et des ressources {Lecture, Lab}
- Bibliothèques C de l'outil Vitis HLS : Précision arbitraire {Lecture, Lab}
- Modélisation du matériel {Lecture}
- Utilisation des pointeurs dans l'outil de HLS de Vitis {Lecture}
Objectif 4
- Flux de conception HLS - Intégration du système {Lecture, Lab}
Moyens Pedagogiques
- Formation Inter-entreprise en ligne:
Modalités de suivi et appréciation des résultats
- Fiches de présence émargées
- Questionnaire d’appréciation
- Fiche d'évaluation portant sur :
- Questionnaire technique
- Résultat des Travaux pratiques
- Validation des Objectifs
- Remise d'une attestation avec évaluation des acquis
Encadrement
- Formateur agréé AMD : Ingénieur Electronique et Télécommunication ENSIL
- Expert FPGA AMD – Langage VHDL/Verilog – Design RTL
- Expert SoC & MPSoC AMD – Langage C/C++ – Design Systèmes
- Expert DSP & RFSoC AMD – HLS - Matlab - Design DSP RF
- Expert Versal AMD – Engins AI – Architecte Système Hétérogènes
PC Recommandé
- Configuration logicielle :
- Configuration matérielle :
- Ordinateur récent (i5 ou i7)
- OS Linux 64-bits (Windows 10 compatible)
- Minimum 16Go de mémoire vive
- Résolution d'affichage recommandée 1920x1080