Designing with the Xilinx™ UltraScale and UltraScale+ Families

(ref.004874A)

2 days

Objectives

  • Maîtriser la structure des CLB et comprendre l’impact sur le style de codage HDL.
  • Maîtriser les ressources d’horloges (MCMM, PLL) mais aussi les arbres d’horloges.
  • Concevoir efficacement avec les blocs mémoires/FiFo et les blocs DSP.
  • Utiliser efficacement les blocs d’Entrées/Sorties notamment avec les blocs SERDES.
  • Connaître les ressources physiques dédiées aux contrôleurs DDR4.
  • Connaître les nouvelles fonctionnalités des Multi-Gigabit Transceivers
  • Comprendre le portage d’un design sur la famille UltraScale

Partners

xilinx atp

Prerequisites

  • Basic knowledge FPGAs architectures
  • A successful first experience of designing an VHDL–based FPGA using Vivado™ Design Suite

Configurations

  • Software Configuration :
    • Xilinx Vivado™ Logic Edition 2015.3
  • Hardware configuration:
    • Recent computer (i5 or i7)
    • Windows 7 64b
    • At least 8GB RAM
    • Minimum display resolution 1024 x 768, recommended 1920x1080
  • On Site training : video projector

Outline

UltraScale Architecture Overview

Design Migration Software Recommendations

CLB Architecture and HDL Coding Styles

  • Lab

Clocking Resources

  • Lab : Clocking Migration
  • Lab : Clocking Resources

Memory and DSP Resources

  • Lab : DDR3 MIG Design Migration
  • Lab : DDR4 MIG Design Creation

I/O Blocks

FPGA Design Migration

Design Migration Case Study

  • Lab : QSGMII Design Migration
  • Lab : 10G PCS/PMA and MAC Design Migration

Transceiver Wizard Demonstration

Transceiver Overview

  • Lab

Notes

  • Training manuals will be given to attendees during training in print.